マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた

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1 マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた 8T SRAM セルレイアウト 吉本秀輔神戸大学博士課程 1 年 yoshipy@cs28.cs.kobe-u.ac.jp 1

2 Outline 背景 提案 8T SRAM cell layout ソフトエラーシミュレーション結果 消費電力比較結果 まとめ 2

3 Outline 背景 提案 8T SRAM cell layout ソフトエラーシミュレーション結果 消費電力比較結果 まとめ 3

4 閾値ばらつきの問題 Systematic variation Die-to-Die (Inter-die) Random variation Within-Die (Intra-die) Inter-die Intra-die Vth A L W 4

5 Frequency Frequency SRAM における閾値ばらつき CMOS 45nm process Tr. size = minimum CC, 25degC, VDD=0.5 V 5K Monte calro Vth variation DVth [V] I on variation x 4.4 x E E E E E-04 I on [A] Pass gate Tr. I on is largely shifted by the variation 5

6 X decoder Frequency 低電圧動作を阻害するハーフセレクト問題 Selected column Unselected column MC MC MC MC MC MC MC MC Selected row Unselected row Write failure I on (Pass gate) Data hold failure BL/BLN Y decoder MC:Memory cell 0 1.0E E E E E-04 I on [A] BL BLN BL BLN Write current Disturb current VDD GND VDD VDD Write target cell Unselected cell 6

7 8T + 分割ワード線 (Divided ) 構造 R BL BLN RBL n0 NA0 PL0 ND0 VMC PL1 ND1 VSS n1 NA1 NRD 8T SRAM cell NRA 8T cell による読出しディスターブ排除 + 分割ワード線構造による書込みディスターブ排除 Write target cell Disturbed cell Word1 Word2 Word3 Word4 Parity1-4 MUX MUX MUX Bit interleaving Word,Parity1 Word,Parity2 Word,Parity3 Word,Parity4 BL 低電圧動作が可能となる MUX Divided wordline BL 7

8 従来 8T SRAM セルレイアウトにおける問題 Word,Parity1 Word,Parity2 Word,Parity3 Word,Parity4 MUX BL ラッチのノードが隣接するため, ソフトエラーにより反転しやすい Divided wordline Poly Diffusion 同一ワード内の Multiple Bit Upset(MBU) が発生しやすい n01 n00 n10 n11 Latch-0 Latch-1 Conventional 8T cell layout ECC による救済が困難となる 8

9 Outline 背景 提案 8T SRAM cell layout ソフトエラーシミュレーション結果 消費電力比較結果 まとめ 9

10 提案 8T SRAM cell layout -1/2- R BL BLN RBL VMC Poly Diffusion n0 NA0 PL0 PL1 n1 NA1 NRA ND0 ND1 VSS NRD 8T cell 1. Transistors of a latch are PMOS-NMOS-PMOS. 2. The 8T cell alignment pattern is slide type (NOT symmetrically). n01 n00 n10 n11 Conventional 8T cell layout 読出しポートにより, 隣接する SRAM セルのラッチ部を分断出来る n00 n01 Read port n10 n11 Proposed 8T cell layout Read port 10

11 提案 8T SRAM cell layout -2/2- R BL BLN RBL VMC Poly Diffusion n0 NA0 PL0 PL1 n1 NA1 NRA ND0 ND1 VSS 8T cell NRD NMOS is more sensitive to SEU than PMOS (x ) The NMOSes are adjacent in the proposed cell n01 n00 n10 n11 Conventional 8T cell layout コモンモードによる SEU 耐性向上が期待出来る n00 n01 n10 n11 Proposed 8T cell layout 11

12 Outline 背景 提案 8T SRAM cell layout ソフトエラーシミュレーション結果 消費電力比較結果 まとめ 12

13 Soft-error simulator (TFIT) Technology : 65nm generic CMOS SPICE simulator : HSPICE B SPICE model : PTM 65nm CMOS Built-in module : Neutron-particle-induced MBU simulation Neutron MBU module : Normalized at NY sea level supported by iroc technology 13

14 Total MBU FIT Neutron MBU simulation ( 従来 8T)-1/3- MBU in the a same word 4 bits / 5 bits MBU bits MBU (16.15%) % 2 bits MBU (89.40%) 6.21% 0.59% Conv. 8T 0.9 V 45.20% 10.40% 20.90% 同一ワード内における,2bit 以上の MBU が問題となる 14

15 MBU FIT Neutron MBU 0.9 V -2/3- MBU in a the same same word word MBU in different words Poly Diffusion % % % n01 n00 n10 n11 Conv. 8T 20 0 w/o 1ECC w/ ECC 2 w/o 3ECC w/ ECC 4 Conv. 8T Prop. 8T n00 n01 n10 Prop. 8T 提案レイアウトを用いることにより, ワード線方向の MBU を 90.70% 削減可能. 結果,1bit correcting ECC により 96.27% の MBU を救済可能. n11 15

16 Neutron MBU simulation -3/3- -30% 0.9V-1.3V において, MBU 救済率が 30% 改善 16

17 3-D TCAD simulation -1/2- N1 N0 N1 N0 edensity [cm 3 ] 2.1E+20 edensity [cm 3 ] 2.1E E E E E E E E E E E+01 Conv. (a) 8T (b) Prop. 8T 3-D NMOS & SPICE models : PTM 65-nm CMOS Simulator : Synopsys TCAD Particle LET : 5.49 MeV 17

18 Voltage [V] Voltage [V] LETth [MeV] 3-D TCAD simulation -2/ Conv. (a) 8T N1 [V] N0 [V] N1 Disturb Current [A] 1.5E E Conv. 8T Prop. 8T Flipped 9.0E E-05 Current [A] % E E E E E E-09 Time [s] Common-mode effect Prop. 8T (b) 1.5E E E E E E E E E E-09 Time [s] Not flipped N1 [V] N0 [V] N1 Disturb Current [A] N0 Disturb Current [A] Current [A] SEU tolerance is improved V 18

19 Outline 背景 提案 8T SRAM cell layout ソフトエラーシミュレーション結果 消費電力比較結果 まとめ 19

20 BER 最低動作電圧改善 1.0E E E-02 FS corner, Temp.=125 C # of monte calro: 20K Prop. 8T Conv. 6T BL n0 NA0 PL0 BLN VMC PL1 n1 NA1 1.0E E-04 ND0 ND1 VSS Conv. 6T 1.0E E E V 0.43 V 0.88 V R BL BLN RBL VMC PL0 PL1 n0 n1 NA0 NA1 NRA 1.0E VDD [V] ND0 ND1 NRD VSS Prop. 8T 20

21 Power (R/W=50/50) [W] 消費電力比較結果 Prop. 8T Conv. 6T FF corner, Temp.=125 C Freq.=10MHz, Cap.=1Mb BL n0 NA0 PL0 BLN VMC PL1 n1 NA % -77.2% V 0.88 V VDD [V] VDD [V] ND0 ND1 VSS Conv. 6T BL BLN RBL R VMC PL0 PL1 n0 NA0 n1 NA1 NRA ND0 ND1 NRD VSS Prop. 8T 21

22 Area overhead (SRAM macro basis) VMC BL VSS VSS BLN VMC VSS RBL 面積オーバヘッド見積もり結果 2.0 Prop. 8T Conv. 8T 1.5 R PL0 n00 ND0 NA0 NA1 ND1 n01 PL1 NRA NRD 0.545mm SELSE 2011 The number of bits/word (B) 2.570mm 48.45% area overhead (64 bits/word) Prop. 8T 22 30

23 Outline 背景 提案 8T SRAM cell layout ソフトエラーシミュレーション結果 消費電力比較結果 まとめ 23

24 Summary MBU & SEU 耐性を有する 8T SRAM cell layout を提案 90.70% MBU reduction -0.45V VDD min improvement 77.21% power reduction プロセス 設計コストをかけずに, レイアウトの工夫のみで MBU 改善が可能となる 分割ワード線構造の適応範囲を広げ, SRAM の低電圧 低電力化を促進出来る 24