Kompilátor pre jazyky HSSL a VHDL

Transcription

1 Slovenská technická univerzita v Bratislave FAKULTA ELEKTROTECHNIKY A INFORMATIKY Študijný odbor: INFORMATIKA Bc. Štefan NOVÁK Kompilátor pre jazyky HSSL a VHDL Diplomová práca Vedúci diplomovej práce: Ing. Juraj Štefanovič, PhD. December 2002

2 ANOTÁCIA Slovenská technická univerzita v Bratislave FAKULTA ELEKTROTECHNIKY A INFORMATIKY Študijný odbor: INFORMATIKA Autor: Bc. Štefan Novák Diplomová práca: Kompilátor pre jazyky HSSL a VHDL Vedenie diplovej práce: Ing. Juraj Štefanovič, PhD. Kľúčové slová: jazyky pre opis číslicových zariadení, systémová úroveň abstrakcie, transformácia opisov, prechod na nižšiu úroveň abstrakcie, číslicové zariadenia, jazyk HSSL, jazyk VHDL Rok publikácie: december, 2002 Prezentovaná diplomová práca sa zaoberá problémom transformácie opisu číslicových systémov v jazyku HSSL do jazyka VHDL. Jazyk HSSL je jazyk opisujúci systém na systémovej úrovni a existencia opisu v jazyku VHDL je dôležitá z hľadiska syntézy daného systému do cieľovej architektúry. Úlohou práce bolo navrhnúť postupy a metódy transformácie medzi opismi a implementácia programového vybavenia podporujúca tento proces. Pri transformácii je používaný ako formálny model opisu systému Petriho sieť. Implementovaná aplikácia transformácie je rozšírením pôvodného systému, ktorý umožňuje preklad a simuláciu opisu v jazyku HSSL. Aplikácia je implementovaná v programovacom jazyku Java. Výsledkom tejto práce je návrh postupov pri transformácii opisu z jazyka HSSL do jazyka VHDL a rozšírenie pôvodného programového systému o funkciu transformácie. Aplikácia umožňuje syntézu systému v jazyku HSSL do cieľovej architektúry prostredníctvom jazyka VHDL.

3 ANOTATION Slovak University of Technology Bratislava FACULTY OF ELECTRICAL ENGINEERING AND INFORMATION TECHNOLOGY Degree course: Author: Thesis: Supervisor: Keywords: 2002, December INFORMATICS Bc. Štefan Novák Compiler from HSSL language to VHDL language Ing. Juraj Štefanovič, PhD. Hardware Description Language, System Design Language, Hardware Software Specification Language, Transformation HSSL to VHDL, Digital System, VHDL, HSSL The presented diploma work is dealing with the problem of transformation description of the digit system from HSSL language to VHDL language. HSSL is language describing system on the system level design, the existence of the description in VHDL language is important to the aspect of synthesis of the given system to the destination architecture. The objective of the work was to design processes and methods of transformation between descriptions and the implementation of program s accessories support this process. As the formal model of describing the system is by the transformation used Petri nets. The implemented application of the transformation is enlarging of the authentic system, which allows compilation and simulation description in HSSL language. Application is implemented in programming language Java. The result of the work is an application of actions by the transformation of description from HSSL language to VHDL language and the enlarging the original program system by transformation function. The application allows the synthesis of system in HSSL language to the destination architecture through VHDL language.

4 Poďakovanie Aj touto cestou by som sa chcel poďakovať prof. Ing. Norbertovi Frištackému, PhD. a vedúcemu diplomovej práce Ing. Jurajovi Štefanovičovi, PhD. za ich pomoc, pripomienky, návrhy a konštruktívne rady pri riešení diplomovej práce.

5 Čestné prehlásenie Čestne prehlasujem, že som túto diplomovú prácu vypracoval samostatne, len s použitím uvedenej literatúry....

6 vii OBSAH 1 Úvod Analýza problému Použitie jazykov HDL Jazyk VHDL Jazyk HSSL Porovnanie jazykov Analýza možností transformácie Návrh riešenia Petriho siete Opis Petriho siete vo VHDL Základný návrh transformácie Transformácia údajových typov Transformácia časovacích pravidiel Transformácia akcií Transformácia agentov a procesov Transformácia štartovacej štruktúry Transformácia výnimiek Optimalizácia opisu Implementácia Špecifikácia požiadaviek Implementácia prekladača Overenie funkčnosti Opis súvisu s diplomovým projektom Zhodnotenie Príloha A Vytvorenie Petriho siete z komunikačnej formuly Príloha B Vytvorenie Petriho siete z procesnej formuly Príloha C Používateľská príručka C.1 Inštalácia C.2 Aplikácia C.3 Odinštalovanie aplikácie C.4 Minimálne systémové požiadavky Príloha D Elektronický nosič Zoznam použitých prameňov... 77

7 viii Zoznam použitých skratiek ASIC - Application Specific Integrated Circuit Zákaznícky integrovaný obvod klasického typu, ktorého funkcia je vytvorená pomocou masiek pri výrobe obvodu. EDA - Electronic Design Automation Pod skratkou EDA vystupujú tretie firmy, ktoré sa zaoberajú špeciálne vývojom softvérových návrhových systémov pre číslicové systémy. Ide o firmy ako napríklad: Mentor Graphics, Cadence, Synopsys, Aldec a pod. FPGA - Field Programmable Gate Array Typ programovateľných logických obvodov s vysokou hustotou integrácie. Ich výhodou je rýchlejší a lacnejší návrh oproti ASIC obvodom. Nevýhodou je rýchlosť a veľkosť s porovnaním identických ASIC obvodov. HDL - Hardware Description Language Jazyky pre opis funkcie číslicových systémov. V súčasnosti sa používajú pri návrhoch ASIC, ale aj FPGA obvodov. Umožňujú znižovanie doby návrhu obvodov a ich cenu. Väčšina návrhových softvérových nástrojov v súčasnosti umožňuje zmiešaný návrh pomocou jazykov VHDL a Verilog. HSSL - Hardware Software Specification Language Jazyk HDL umožňujúci opis číslicového systému pomocou vyššej úrovne abstrakcie. Patrí medzi SDL jazyky. Opis funkcie systému je založený na vstupno-výstupnej komunikácii, pričom samotný systém predstavuje čiernu skrinku. IEEE - Institute of Electrical and Electronics Engineers Technická nezisková organizácia združujúca množstvo inžinierov z mnohých krajín sveta zaoberajúca sa podporou inžinierskych procesov, integráciou, využitím a zdieľaním vedomostí o elektronických, informačných technológiách a vedách. Bola založená v roku 1963 zlúčením AIEE (The American Institute of Electrical Engineers) a IRE (The Institute of Radio Engineers).

8 ix RTL - Register Transfer Level Úroveň abstrakcie medziregistrových prenosov. Na tejto úrovni je systém opísaný pomocou registrov a operácií realizovaných nad danými registrami. Úroveň medziregistrových prenosov je špeciálnym prípadom funkčnej úrovne. SDL - System Design Language HDL jazyky, ktoré opisujú funkciu číslicového systému pomocou systémovej úrovne. Systémová úroveň patrí medzi vyššie úrovne abstrakcie. Medzi SDL jazyky patria napríklad: HSSL, SystemC, SpecC, Ocapi a pod. SOC - System on Chip Ide o čipy, ktoré dovoľujú integráciu širokého spektra zložitých funkcií, ktoré sa implementujú na jednom čipe. Používajú sa prevažne v telekomunikačnom trhu. VHDL - Very high silicon integrated circuits High Description Language Jazyk HDL vyššej úrovne pre opis číslicových obvodov. V súčasnosti je podporovaný prevažným množstvom softvérových prostriedkov. Jazyk je štandardizovaný organizáciou IEEE. VLSI - Very Large Scale Integration Vysoká úroveň integrácie, označenie číslicových obvodov s vyšším stupňom zložitosti ich architektúry.

9 1 Úvod 1 1 Úvod Vďaka obrovskému technologickému pokroku v oblasti kremíkových technológií je v dnešnej dobe možné integrovať celé systémy pozostávajúce z veľkého množstva integrovaných obvodov na jediný čip. Tradičné metódy už súčasným požiadavkám nepostačujú, a preto sa hľadajú stále nové postupy pre udržanie kroku s týmto vývojom. Do popredia záujmu návrhárov sa tak dostávajú nové metódy návrhu súčiastok a číslicových systémov. V súčasnej dobe sa pre návrh systémov používajú softvérové návrhové prostriedky typu CAD, bez ktorých si túto oblasť dnes vieme už len veľmi ťažko predstaviť. Tieto prostriedky podporujú kompletný proces od návrhu až po implementáciu daného obvodu. Vstupom pre tieto softvérové nástroje sú opisy obvodov v HDL (Hardware Description Language) jazykoch. Pre návrh integrovaných obvodov ASIC (Application Specific Integrated Languages), alebo FPGA (Field Programmable Gate Array) a iné sa v súčasnej dobe používajú predovšetkým jazyky VHDL (VHSIC Hardware Description Language) a Verilog. Tieto jazyky sú vhodné pre opis systémov na úrovni medziregistrových prenosov (Register Transfer Level). Pre neustále sa zvyšujúcu zložitosť systémov (podľa Moorovho pravidla sa počet tranzistorov na čipe zdvojnásobuje v priebehu 18 mesiacov) sa do popredia záujmu dostávajú jazyky umožňujúce vyššiu úroveň abstrakcie. Takýmto jazykom je aj jazyk HSSL (Hardware Software Specification Language) určený pre opis systému pomocou systémovej úrovne. Nevýhodou používania tohto jazyka je jeho úzka špecializácia bez možnosti syntézy do nižších úrovní. Medzi ďalšie nevýhody jazyka patrí vlastná syntax a sémantika jazyka, ktorá sa líši od používaných iných jazykov. Spomenuté nevýhody jazyka sa snažíme eliminovať pomocou transformácie opisu do iného štandardne používaného jazyka v našom prípade jazyka VHDL. Cieľom tejto práce je návrh postupov a algoritmov pre transformáciu opisu v jazyku HSSL do jazyka VHDL. Transformáciu medzi týmito jazykmi nie je možné realizovať priamo, ale pomocou určitého modelu. Ako modelovací nástroj použijeme Petriho siete, ktoré umožňujú jednoduché a výstižné modelovanie paralelných a asynchrónnych systémov. V práci využijeme už realizované softvérové prostriedky pre preklad opisu v jazyku HSSL a jeho transformáciu do vnútorných údajových štruktúr. Všetky podporné softvérové nástroje sú implementované v jazyku JAVA. Práca pozostáva z troch hlavných častí. Prvá časť obsahuje analýzu problému transformácie opisov medzi danými jazykmi. Obsahuje opis a vzájomné porovnania jazykov VHDL a HSSL. Druhá časť je venovaná návrhom postupov a algoritmov potrebných pre transformáciu medzi jazykmi. V tretej časti sa venujeme implementácii podporného softvérového systému.

10 1 Úvod 2 Výsledkom tejto práce je návrh postupov a algoritmov potrebných pre transformáciu opisu v jazyku HSSL do jazyka VHDL. Ďalším produktom tejto práce je implementovaná aplikácia prekladača umožňujúca automatizovanú transformáciu opisov. Aplikácia je implementovaná pomocou programovacieho jazyka Java. Výsledky tejto práce umožňujú širšie použitie jazyka HSSL. Hlavným prínosom práce je možnosť syntézy z vyšších úrovní abstrakcie systému až po úroveň, ktorú umožňuje syntéza jazyka VHDL. Prakticky s ďalšími podpornými prostriedkami umožňujúcich syntézu z jazyka VHDL do konkrétnej architektúry je možná realizácia kompletného procesu vývoja systému, cez špecifikáciu, verifikáciu, až po implementáciu do konkrétnej architektúry. Výsledok tejto práce je vhodný predovšetkým pre študentov zaujímajúcich sa o danú problematiku, ako aj pre budúce rozširovanie možností a použiteľnosti jazyka HSSL.

11 2 Analýza problému 3 2 Analýza problému V nasledujúcich častiach si priblížime základné informácie o danej problematike. V časti 2.1 sa nachádza všeobecný úvod do problematiky HDL jazykov. V časti 2.2 a 2.3 sú uvedené základné charakteristiky opisu číslicových systémov v jazykoch VHDL a HSSL. V nasledujúcej časti 2.4 sa nachádza porovnanie základných vlastností daných jazykov a v časti 2.5 sa nachádza analýza možností transformácie jazyka HSSL do jazyka VHDL. 2.1 Použitie jazykov HDL Ako už bolo spomenuté, výrobcovia elektronických súčiastok v posledných rokoch dosiahli veľký pokrok v integrácii vďaka novým technológiám. Aj jednoduché návrhy priemernej veľkosti sú v súčasnej dobe zložitejšie a pri ich výrobe sa používa stále väčší počet súčiastok. Tradičné návrhy systémov použitím schém sa stávajú nezvládnuteľne zložitými a časovo náročnými. Preto sa použitie jazykov HDL stáva nevyhnutnosťou [17]. Ďalšou výhodou použitia HDL jazykov je implementačná nezávislosť daného systému, ktorého funkcia je opísaná pomocou niektorého štandardne používaného jazyka. V súčasnej dobe sú najviac rozšírené dva HDL jazyky, a to jazyk VHDL (prevažne v Európe) a jazyk Verilog (mimo Európy) [15]. Podporné softvérové nástroje v súčasnosti umožňujú vytvorenie, preklad, verifikáciu pomocou simulácie, syntézu systému, ako aj rozmiestnenie a prepojenie súčiastok na doske. Vytvorenie opisu je okrem iného možný aj pomocou vizuálnych nástrojov ako sú stavové diagramy, vývojové diagramy alebo pravdivostné tabuľky. Tieto aplikácie sú integrované do väčších systémov ako je napríklad FPGA Advantage od firmy Mentor Graphics [18]. Ďalšími firmami dodávajúce kompletné systémy sú napríklad firma Cadence alebo firma Synopsys. Tieto firmy sú známe pod skratkou EDA (Electronic Design Automation), ktoré predstavujú tretie firmy [1]. Tieto firmy sa špeciálne zaoberajú vývojom týchto systémov. Nevýhodou systémov firiem EDA je absencia syntézy systému do konkrétnej architektúry (FPGA, CPLD, PLD ). Tieto aplikácie poskytujú prevažne výrobcovia konkrétnej architektúry. Kompletný návrhový proces systému sa skladá z viacerých etáp [17]. Prvou etapou a značne dôležitou je špecifikácia systému. Pod špecifikáciu systému rozumieme opis správania a iných vlastností systému ako celku. Správne vytvorená špecifikácia uľahčuje samotný návrh systému a je základom dokumentácie výsledného produktu. Špecifikácia systému môže byť opísaná buď pomocou

12 2 Analýza problému 4 špeciálneho jazyka pre oblasť špecifikácie, alebo pomocou SDL (System Design Languages) návrhových jazykov, ktoré sú vo väčšine prípadov nadstavbami alebo modifikáciami jazykov C a C++ (SystemC, SpecC, Ocapi a pod.). My sa budeme zaoberať jazykom HSSL, ktorý bol vypracovaný na našej fakulte. Na tejto úrovni ešte nerozhodujeme o konečnej podobe systému (hardvérové alebo softvérové riešenie), preto jazyky musia umožňovať opis ako systémov hardvérových, tak aj systémov softvérových. V nasledujúcom kroku je dôležité rozhodnutie riešenia na softvérovú alebo harvérovú časť. Obe riešenia majú svoje výhody a nevýhody [15]. Výhodou softvérového riešenia je rýchlejší a lacnejší návrh. Je vhodný predovšetkým pri realizácii prototypov. Výhodou hardvérového riešenia je rýchlosť alebo nižšia spotreba. Nevýhodou je jeho cena. Syntéza z tejto úrovne abstrakcie (systémová úroveň) na úroveň nižšiu, do úrovne medziregistrových prenosov nie je dostatočne vo svete spracovaná. Tento problém sa snažíme riešiť v našej práci transformáciou opisu jazyka HSSL do jazyka VHDL. Nasledujúcou etapou v návrhovom procese je návrh systému na funkčnej úrovni, zväčša na úrovni medziregistrových prenosov, ktorá je špeciálnym prípadom funkčnej úrovne. Pri tomto návrhu sa používajú jazyky VHDL, Verilog a iné. Automatizovaná syntéza na nižšiu úroveň z úrovni medziregistrových prenosov v súčasnej dobe už nepredstavuje problém ako syntéza zo systémovej úrovne. Pri návrhu v tejto etape je výhodné použiť niektorý z množstva návrhových systémov ako napríklad už spomínaný FPGA Advantage. Keďže rastie zložitosť FPGA obvodov rastie aj zložitosť návrhov. V súčasnej dobe je možné pomocou FPGA systémov implementovať dokonca aj obvody integrujúce celé systémy na jeden čip - SoC (System on Chip). Preto sa pri zložitých systémoch často používajú tzv. IP (Intellectual Property) makrá. Ide o už vytvorené a testované obvody, ktoré je možné opätovne použiť v navrhovanom systéme. IP makrá nepredstavujú fyzicky realizované obvody, ale len virtuálne súčiastky, ktoré sú opísané v niektorom HDL jazyku, alebo iným podobným spôsobom s príslušnou dokumentáciou. V súčasnosti existujú IP makrá, ktoré predstavujú kompletné aritmetické jednotky alebo vstupno-výstupné rozhrania a podobne. IP makrá sa rozdeľujú podľa toho v akej forme sú poskytované dodávateľom [15]. Môže pri tom ísť o Soft, Firm, alebo Hard makrá. Soft makrá sú dodávané v HDL jazykoch, a sú technologicky nezávislé. Firm makrá predstavujú už syntetizované opisy, ktoré sú dodávané v tvare netlistov. Hard makrá sú dodávané ako kompletné návrhy systémov pre danú technológiu v tvare hotovej topografie daného čipu. Po samotnom návrhu prichádza k verifikácii daného systému. Verifikácia je realizovaná prevažne pomocou simulátora. Simulátor umožňuje verifikáciu správnosti funkcie daného systému a verifikáciu časovania. Pri nesprávnej funkcii je nutné upraviť opis systému a opätovne verifikovať. Pred konečnou implementáciu systému do konkrétnej architektúry je nutné obvod syntetizovať. Ide o transformáciu opisu na úrovni registrov do nižšej úrovne, a to úrovne hradiel. Pri konkrétnej

13 2 Analýza problému 5 architektúre je nutné, aby proces syntézy rešpektoval ohraničenia danej technológie. Niekedy je nutný ručný zásah do procesu syntézy. Poslednou etapou je mapovanie a fyzické rozmiestnenie hradiel na čipe. Túto etapu prevažne realizujú softvérové systémy výrobcov konkrétnej architektúry, pre ktorú je daný systém určený. V každej etape návrhu sa pracuje s inou úrovňou abstrakcie, pričom v začiatočných fázach návrhu je použitá systémová úroveň a v záverečných fázach je použitá úroveň technologická. Nižšie úrovne sú podporované automatizovanými softvérovými systémami, takže návrhár prakticky s týmito úrovňami nepracuje. Jazyky ako VHDL a Verilog pracujú s funkčnou úrovňou a nižšie, pričom niekedy nahradzujú aj úroveň systémovú. Pre systémovú úroveň je lepšie použiť jazyky ako SpecC, SystemC alebo jazyk HSSL. Nevýhodou použitia týchto jazykov je nemožnosť automatizovaného prechodu na úroveň nižšiu. Používané úrovne abstrakcie sú zobrazené na obr. 1. Úroveň medziregistrových prenosov je špeciálnym prípadom funkčnej úrovne. Niekedy sa však uvádza ako samostatná úroveň, z dôvodov jej širokého používania. ZLOŽITOSŤ NÁVRHU DOBA NÁVRHU SDL SYSTÉMOVÁ ÚROVEŇ FUNKČNÁ ÚROVEŇ ÚROVEŇ REGISTROV ÚROVEŇ LOGICKÝCH HRADIEL ELEKTRONICKÁ ÚROVEŇ TECHNOLOGICKÁ ÚROVEŇ HDL Obr. 1: Používané úrovne abstrakcie pri opise systému pomocou HDL jazykov Smer vývoja systémov vedie k integrácii aplikácií do jedného kompaktného celku, kedy návrhár nemusí používať prostriedky rôznych firiem. Snaha vývojárov je podpora kompletného procesu návrhu a vývoja v softvérovom systéme, a to nie len číslicových systémov, ale aj analógových popr. zmiešaných. Medzi ďalšími novými vlastnosťami by nemala chýbať podpora systémov, ktoré pozostávajú z hardvérového aj softvérového riešenia a ich spoločnej simulácii. Vývoj HDL jazykov je vo svete roztrieštený, kedy sú vyvíjané prevažne systémy pre okruh špeciálnych problémov. Ďalším zjavným trendom vo svete je približovanie syntaxe a sémantiky jazykov k jazykom C, C++ alebo Java. Okrem toho vznikajú pokusy s použitím objektovo orientovaného programovania (OOP).

14 2 Analýza problému Jazyk VHDL Skratka VHDL znamená VHSIC Hardware Description Language, pričom VHSIC je skratka pre Very High Speed Integrated Circuit [3][14]. Jazyk VHDL patrí spolu s jazykom Verilog medzi najrozšírenejšie jazyky používané pri modelovaní číslicových zariadení [15]. Tento jazyk podporuje množstvo komerčných aj nekomerčných aplikácií, ktoré sú prístupné na rôznych softvérových platformách. Jazyk VHDL sa vyvíja už od roku 1981 na požiadavku amerického ministerstva obrany. Požiadavkou bolo vyvinutie jazyka so širokými možnosťami opisu, ktorý bude interpretovaný súhlasne rôznymi simulátormi, a bude nezávislý na technológii a návrhovej metodike. V rokoch 1993 až 1995 pracovalo na špecifikácii viacero firiem ako napríklad Intermetrics, IBM, Texas Instruments v rámci projektu VHSIC. Prvá norma bola formulovaná už v roku 1986, ale prvá rozšírená norma IEEE sa objavila o rok neskôr. Jazyk VHDL sa používa na dokumentáciu, verifikáciu a syntézu číslicových obvodov. VHDL je technologicky nezávislý jazyk, ktorý sa nespája s konkrétnou technológiou. Je podporovaný väčšinou systémov firiem EDA. Niekedy sa používa aj pri vyšších úrovniach abstrakcie, konkrétne na systémovej úrovni alebo aj pri tvorbe špecifikácie. Opis jazyka VHDL možno nájsť v prácach [3][8] alebo [14]. VHDL podporuje väčšiu časť z úrovní abstrakcie, pomocou ktorých je možné opísať funkciu zariadenia. Základnými podporovanými úrovňami sú úroveň logických obvodov, úroveň medziregistrových prenosov a funkčná úroveň. Návrhár môže systém opísať dvoma základnými prístupmi, a to opisom správania a opisom štruktúry. Opis správania pripomína klasické programovanie softvérových aplikácií a umožňuje opis systému na funkčnej úrovni. Základným stavebným prvkom pre opis správania je proces, v ktorom sa všetky príkazy realizujú paralelne. Paralelne sú realizované aj príkazy, ktoré sa nachádzajú v bloku alebo procedúre. Jazyk umožňuje pri tomto spôsobe opisu použiť klasické konštrukcie ako if-then-else, switch-case, for a iné. Ďalej umožňuje použitie funkcií. Premenné sú deklarované kľúčovým slovom variable. Opis štruktúry je založený na opise štruktúrnych blokov, ktoré sú tvorené základnými logickými členmi, a ich vzájomného prepojenia. Prepojenia daných častí sú realizované pomocou signálov, ktoré predstavujú fyzické cesty medzi logickými členmi. Signály na rozdiel od premenných nadobúdajú hodnoty s istým časovým oneskorením, ktoré je dané implicitne tzv. δ oneskorením alebo explicitne daným opisom. Opis systému pomocou funkčnej úrovne je vhodný ak nás nezaujímajú detaily implementácie a nepotrebujeme daný opis následne syntetizovať. Syntéza z funkčnej úrovne je komplikovaná a ak je realizovaná, zväčša výsledný produkt nespĺňa naše požiadavky. Pre potrebu syntézy obvodu je vhodná úroveň medziregistrových

15 2 Analýza problému 7 prenosov. Z tejto úrovne je možný automatický prechod do úrovne logických hradiel. Jazyk VHDL nie je ideálny prostriedok pre opis na systémovej úrovni. V tejto oblasti môže byť síce VHDL s čiastočným úspechom použitý, ale vhodnejší je pre nižšie úrovne opisu. Postup návrhu integrovaného obvodu vo VHDL je znázornený na obr. 2. Východisková špecifikácia rozdelenie do blokov - zjemňovanie Popis blokov vo VHDL Testovací opis vo VHDL SIMULÁCIA VERIFIKÁCIA SYNTÉZA SIMULÁCIA VERIFIKÁCIA Výroba súčiastky Obr. 2: Návrh číslicového systému vo VHDL Jazyk VHDL stavia na troch nezávislých modeloch: model štruktúry model je založený na princípe opisu funkcie číslicového obvodu prostredníctvom jeho prvkov a vzájomného prepojenia týchto prvkov model správania sa model využíva vzťah medzi výstupnými a vstupnými hodnotami číslicového obvodu, pričom nešpecifikuje štruktúru obvodu model času ide o časovacie pravidlá, ktoré špecifikujú správanie systému v spojitom čase

16 2 Analýza problému 8 Výhodami jazyka VHDL sú: podpora viacerých úrovní abstrakcie možnosť prelínania opisu na rôznych úrovniach abstrakcie, kombinácia opisu na úrovni správania s opisom na úrovni logických obvodov možnosť hierarchického návrhu systému podpora viacerých blokov a ich vzájomné previazanie, podpora balíkov a pod. možnosť simulácie každého bloku systému zvlášť možná simulácia výlučne jedného bloku (entity), nezávisle od zostávajúceho systému verifikácia špecifikácie špecifikáciu systému môžeme verifikovať simuláciou oddelená funkcia od implementácie pri použití vyšších úrovní opisu je implementácia systému závislá na použitom nástroji pre syntézu vyššia produktivita možnosť opätovného použitia už navrhnutých obvodov technologická a nástrojová nezávislosť jazyk VHDL je štandardizovaný, takže by mal byť implementovaný všetkými nástrojmi rovnako široká podpora jazyk VHDL je široko používaný a rozšírený, a preto ho podporuje väčšina softvérových a iných nástrojov spojitý čas časovanie v opise VHDL je možné v spojitom čase Nevýhodami jazyka VHDL sú: zložitý spôsob opisu široké opisné možnosti jazyka komplikujú syntax a sémantiku jazyka nevhodný pre systémovú úroveň oproti jazyku HSSL je nevhodný pre opis systému na systémovej úrovni, aj keď umožňuje čiastočné riešenia na tejto úrovni Aj keď jazyk VHDL bol prvotne určený pre návrh číslicových systémov v súčasnej dobe existuje rozšírený štandard o analógové a zmiešané obvody. Ide o štandard IEEE IEEE Standard VHDL Analog and Mixed-Signal Extensions, skrátene označovaný ako VHDL-AMS.

17 2 Analýza problému Jazyk HSSL Jazyk HSSL (Hardware Software Specification Language) patrí medzi jazyky SDL (System Design Language), ktoré umožňujú opísať systém pomocou vyššej úrovne abstrakcie. Konkrétne jazyk opisuje systém na systémovej úrovni, pričom môže ísť o opis hardvéru alebo softvéru. Jazyk HSSL umožňuje špecifikáciu systému pomocou opisu správania v diskrétnom čase a opisu časovacej disciplíny v spojitom čase [9]. Vyššia úroveň abstrakcie opisu systému nadobúda v súčasnej dobe stále väčší význam dôsledkom zvyšovania zložitosti navrhovaných systémov. Problémom zostáva automatizovaný prechod do nižších úrovní, ktoré sú vhodné pre cieľovú implementáciu systému do konkrétnej architektúry. Základy modelu, z ktorého vychádza jazyk HSSL možno nájsť v knihe [10]. Jazyk HSSL je orientovaný na funkcionálny opis systému (subsystémov, modulov) ako čiernej skrinky obr. 3 [13]. Opis správania systému pozostáva z dvoch základných entít, a to z procesov a agentov. Systém opísaný pomocou jazyka HSSL je založený na vstupno-výstupnej komunikácii s okolím, pričom nie je dôležité akým spôsobom reaguje na vstupy z okolia a ako generuje svoje výstupy smerom do okolia. Funkcia systému je špecifikovaná výlučne vstupno-výstupnou komunikáciou systému s okolím. Jedná sa o závislosť výstupných slov na stavoch a vstupných slovách. vstupy systém výstupy Obr. 3: Systém v jazyku HSSL ako čierna skrinka Ľubovoľný číslicový systém pozostáva (môže pozostávať) z viacerých konečných stavových strojov (FSM), ktoré medzi sebou môžu vzájomne komunikovať [10]. V jazyku HSSL sú individuálne konečné stavové stroje reprezentované pomocou agentov a procesov. Tieto entity navzájom komunikujú pomocou stavových premenných systému. Tento model v podstate vyjadruje správanie systému vzájomne spriahnutých autonómnych konečných stavových strojov.

18 2 Analýza problému 10 Ako už bolo spomenuté, hierarchia opisu v jazyku HSSL sa zakladá na tzv. agentoch a procesoch. Agent opisuje čiastočné správanie číslicového systému na konečnom časovom intervale. Agent je daný: I/O Communication Set (CS) expression komunikačný výraz obsahuje zápis komunikačnej množiny, ktorá obsahuje všetky vstupno/výstupné slová, ktoré sa pri komunikácii systému s okolím môžu vyskytnúť Final State function (FS) definuje koncový stav systému po vykonaní (exekúcii) daného agenta, ide o priradenie koncových hodnôt stavovým premenným pomocou množiny priraďovacích príkazov Output Variables value setting function (OV) priradenie hodnôt výstupným premenným systému na základe hodnôt vstupných a stavových premenných, pričom tieto hodnoty sa v systéme môžu vypočítavať priebežne počas vykonávania agenta Timing discipline in continuous time (TR) množina časovacích pravidiel, ktoré špecifikujú časovaciu disciplínu v spojitom čase Agent môže špecifikovať ľubovoľne zložitú komunikáciu, ktorá je daná pomocou komunikačného výrazu. Koncový stav agenta, ktorý skončil, je zároveň začiatočným stavom niektorého iného agenta. Výstupné slovo 1 agenta je vytvorené na základe začiatočného stavu agenta a prijatého vstupného slova 2. Agent môže mať aj triviálnu komunikáciu, ktorá sa skladá z dvoch akcií. Ide o jedno-cyklový agent, pri ktorom dva diskrétne body času vymedzujú najkratší, ďalej už nedeliteľný časový cyklus. Takéto agenty nazývame aj mikroagenty. Proces pozostáva z kompozície agentov. Vykonávanie agentov v procesoch je dané procesnou formulou, ktorá špecifikuje vykonávanie daných agentov na základe premenných systému. Tento spôsob hierarchie systému je silnou vlastnosťou jazyka, ktorá umožňuje opis s rôznou mierou potrebnej informácie o danom systéme resp. o jednotlivých podsystémoch. Je možná dekompozícia systému až na úroveň mikroagentov, ktoré definujú elementárne správanie systému. V jazyku HSSL sa pre vyjadrenie závislosti výstupných premenných na vstupných a stavových premenných používa elementárna jednotka akcia. Akcia predstavuje trojicu a=(v; e; h), kde v=(v 1, v 2,..., v m ) je vstupný vektor, h=(h 1, h 2,..., h n ) je výstupný vektor a e je časovacia udalosť. Časovacia udalosť špecifikuje bod diskrétneho času, v ktorom je daná komunikácia realizovaná. 1 Výstupné slovo systému je konečná postupnosť výstupných vektorov h=(y 1, Y 2,, Y n ), ktoré systém produkuje v diskrétnom čase. Kde Y 1, Y 2,, Y n sú hodnoty danej premennej v danom čase t. 2 Vstupné slovo systému je konečná postupnosť vstupných vektorov v=(x 1, X 2,, X n ), ktoré systém indikuje v diskrétnom čase. Kde X 1, X 2,, X n sú hodnoty danej premennej v danom čase t.

19 2 Analýza problému 11 Štartovanie agentov (procesov) je realizované na základe štartovacích funkcií. Štartovacia funkcia je daná dvojicou Stf(A)=(STE, PAR), kde A je agent (process), STE je štartovací výraz a PAR je množina procesov, ktoré môžu byť vykonávané súčasne s agentom (procesom) A. Štartovací výraz je logická výroková formula i=1.. k (e i, c i ), kde e i je časovacia udalosť a c i je predikát tvorený premennými systému. Daný agent (proces) A je spustený pri objavení udalosti e i a splnení podmienky c i. Časovacia udalosť e i potom nahrádza prvú časovaciu udalosť agenta es. Špeciálnou časovacou udalosťou je udalosť ez, ktorá sa objaví vždy pri začiatku činnosti systému. Bližšie informácie o jazyku HSSL a použitého modelu možno nájsť v prácach [9][10][11] [12][13]. Ďalšou základnou vlastnosťou jazykov na systémovej úrovni, ako aj jazyka HSSL, je možnosť zjemňovania opisu (refinement). Pri zjemňovaní opisu ide o kreatívny proces, pri ktorom sa návrhár snaží zvýšiť mieru informácií o danom systéme resp. podsystéme, ktorý je pre neskoršie použitie z rôznych dôvodov nevyhnutný. V zásade rozpoznávame dva typy zjemňovania špecifikácie v jazyku HSSL [16], a to zjemňovanie komunikačného výrazu agenta (kompozícia akcií v agentovi) a zjemňovanie špecifikácie systému pomocou transformácie zložitého agenta na proces, ktorý spriaha jednoduchšie agenty. Postup pri zjemňovaní opisu znázorňuje obr. 4 (prebraté z [9]). Ďalej je možné zjemňovanie aj na úrovni údajových typov, kedy napríklad jeden obecný údajový typ môžeme zjemniť na viacero údajových typov nižšej úrovne. Podrobnejšie informácie o možnostiach zjemňovania špecifikácie pomocou jazyka HSSL možno nájsť v práci [16]. Start Specification k Refinement procedure Validation Verification Specification k+1 NO Final? YES Target implementation/ synthesis Obr. 4: Postup pri zjemňovaní (refinement) opisu (prebraté z [9]) Medzi ďalšie vlastnosti jazykov na systémovej úrovni patrí nezávislosť opisu na type budúcej implementácie. Systém môže byť implementovaný do cieľovej architektúry ako čip (hardvér) alebo ako program, ktorý bude realizovaný nejakým

20 2 Analýza problému 12 procesorom (softvér). Systém naviac môže pozostávať z rôznych podsystémov, ktoré môžu byť implementované rôznym spôsobom. Z tohto dôvodu jazyky musia umožňovať opis funkcie systému, ktorý bude realizovaný na čipe, a súčasne opis funkcie systému, ktorú bude realizovať nejaký procesor na základe programového kódu. V prípade jazykov, ktoré nemajú túto vlastnosť je nutný návrh pomocou viacerých jazykov (napríklad jazyk C a jazyk VHDL). Nutnosťou však zostáva možnosť ich spoločnej simulácie pre overenie kooperácie daných systémov. Táto vlastnosť sa nazýva taktiež HW/SW co-simulation. Jazyk HSSL je navrhnutý tak, aby túto požiadavku spĺňal. Avšak v súčasnosti nie sú dostupné implementované moduly programového vybavenia, ktoré by danú transformáciu realizovali. Cieľom tejto práce je návrh a implementácia aplikácie pre transformáciu opisu systému v jazyku HSSL do opisu v jazyku VHDL, čiže do opisu, ktorý umožňuje následnú hardvérovú implementáciu daného systému. Vývoj zmiešaného systému, ktorý pozostáva zo softvérových a hardvérových modulov, je znázornený na obr. 5. aplikácia prvotného prekladu do vnútorných štruktúr opis v HSSL prekladač aplikácie pre následnú transformáciu do HW/SW aplikácia vyvíjaná v tejto práci transformácia do HDL hardvérový modul transformácia do prog. kódu softvérový modul aplikácia pre spoločnú simuláciu HW a SW HW/SW co-simulation aplikácia zabezpečujúca integráciu subsystémov HW/SW do cieľovej architektúry cieľová implementácia implementovaný systém Obr. 5: Postup pri vývoji systému pomocou jazyka HSSL

21 2 Analýza problému 13 Medzi ďalšie vlastnosti jazyka patrí ošetrenie nešpecifikovaných stavov v systéme pomocou výnimiek ako ich poznáme napríklad v jazyku Java. Výnimky slúžia na ošetrenie nešpecifikovaných stavov v systéme, ktoré nie sú implicitne predpokladané v opise systému. Pri výskyte takéhoto nešpecifikovaného stavu systém pokračuje obsluhou výnimky, a tak predchádza nekorektnému správaniu systému na základe chybných stavov, ktoré sú zapríčinené predovšetkým vonkajšími vplyvmi. Obsluha výnimky môže byť spriahnutá s agentom, ale aj procesom. Čas v jazyku HSSL je diskrétny a je daný časovacími udalosťami. Správanie systému mimo diskrétnych časových bodov je realizované pomocou časovacích pravidiel. Syntax a sémantika jazyka HSSL sa nachádza v [13]. Výhodami jazyka HSSL sú: opis pomocou systémovej úrovne jazyk je vytvorený špeciálne pre opis systémov pomocou systémovej úrovne zjemňovanie je podporované zjemňovanie špecifikácii údajových typov, funkcie systému pomocou agentov, procesov, časovania pomocou časovacích pravidiel formálna verifikácia systému pri opise jedného systému dvoma rôznymi spôsobmi je možná ich formálna verifikácia (dôkazom) alebo verifikácia pomocou simulácie spojitý čas pri potrebe opisu systému z časového hľadiska je možné v jazyku HSSL špecifikovať správanie systému aj v spojitom čase pomocou časovacích pravidiel Nevýhodami jazyka HSSL sú: slabá podpora jazyk HSSL je relatívne nový jazyk a z toho vyplývajúca slabá podpora jazyka, v súčasnosti existuje prekladač a simulátor tohto jazyka

22 2 Analýza problému Porovnanie jazykov Hlavné rozdiely medzi jazykmi jasne vyplývajú z predchádzajúcich častí. Tieto rozdiely stručne zhrnieme v nasledujúcej tabuľke tab.1. Vlastnosť VHDL HSSL Podporované úrovne opisu funkčná úroveň úroveň log. hradiel elektronická úroveň systémová Štandardizácia áno nie Podpora veľká nízka Syntéza na tech. úroveň áno nie Základné stavebné bloky sekvenčné a paralelné príkazy agenty, procesy Časovanie spojité diskrétne Tab. 1: Základné vlastnosti jazykov VHDL a HSSL 2.5 Analýza možností transformácie Transformáciou z jazyka HSSL do jazyka VHDL sa zaoberá diplomová práca [22], ktorá môže poskytnúť základné východiskové body pri transformácii. Princíp opisovanej transformácie v tejto práci spočíva v prevedení opisu na konečný stavový Mealy-ho automat. Autor sa venuje úzkemu okruhu problémov ako je napr. preklad údajových typov, preklad komunikačnej formuly, preklad výnimiek a časovacích pravidiel. V práci chýba problematika prekladu procesných formúl, procesov, údajového typu union a riešenie iných problémov vyplývajúcich z vlastností jazyka HSSL. Navrhnutá transformácia je použiteľná len pre úzky okruh synchrónnych systémov. V našej transformácii sme sa rozhodli pre iný model systému, ktorý bude spomenutý nižšie. Číslicový systém ako taký predstavuje konečný automat, ktorý je charakterizovaný svojou prechodovou a výstupnou funkciou. Správanie systému v jazyku HSSL je špecifikované opísané celkovou kompozíciou procesov, agentov a akcií. Vykonávanie týchto prvkov je možné nielen sekvenčne, ale aj súbežne, a to na rôznych úrovniach (procesy, agenty, akcie). Prvotnou úlohou je preto nájdenie takého formálneho modelu, pomocou ktorého opíšeme špecifickými prostriedkami

23 2 Analýza problému 15 riadiace a údajové závislosti systému, a súčasne by sme vedeli daný model transformovať do konečného stavového automatu. Väčšina formálnych modelov je založená na konečnom stavovom automate FSM (Finite State Machine). Tento model je jednoduchý a jeho transformáciou sa zaoberá väčšie množstvo publikácií ako napríklad [4][19]. Použitie tohto modelu je ale z viacerých hľadísk obmedzené. FSM má obmedzené opisné vlastnosti pri použití v distribuovaných, paralelných a asynchrónnych systémoch [6]. Ďalšou nevýhodou tohto modelu je problematické vytvorenie prechodovej a výstupnej funkcie automatu. Pri hierarchii opisu v jazyku HSSL je vytvorenie prechodovej a výstupnej funkcie nie triviálnym problémom. Čiastočné riešenie je spomenuté v [11]. Pre viaceré nedostatky pôvodného modelu FSM vzniklo veľké množstvo rozšírení modelu. Rozšírením klasického stavového automatu o tok údajov (DFG Data Flow Graph) vznikol stavový automat FSMD (Finite State Machine with Datapath). Pre paralelné systémy je vhodný stavový automat CFSM (Codesign Finite State Machine). Použitím týchto modelov by sme museli vytvoriť zložitý mechanizmus prevodu opisu HSSL do daného stavového automatu. Ďalším modelom, ktorý sa úspešne používa pri modelovaní číslicových systémov sú Petriho siete. Sú vhodné pre modelovanie paralelných a asynchrónnych systémov. Petriho siete vznikli rozšírením modelovacích možností konečných automatov [7]. V konečnom dôsledku opis pomocou Petriho sietí reprezentuje konečný automat, ktorý môžeme transformovať do opisu v jazyku VHDL. Keďže Petriho siete umožňujú ľubovoľnú kompozíciu hierarchických systémov, nie je problém vytvoriť sieť z viacerých paralelných procesov alebo agentov. V tomto prípade nemusíme špeciálne vytvárať prechodovú a výstupnú funkciu, pretože dané funkcie sú konkrétne dané kompozíciou siete. Pri vytváraní Petriho siete na základe opisu v jazyku HSSL nie je nutné použiť a navrhnúť žiadny špeciálny mechanizmus prekladu. Pri transformácii nám postačia jednoduché pravidlá vytvárania siete. Stavový priestor siete je tvorený množinou všetkých označení miest, ktoré sú dosiahnuteľné z počiatočného značenia [7]. Na tejto množine môže byť definovaná prechodová funkcia určujúca na základe aktuálneho stavu a vykonateľného prechodu stav nasledujúci [7]. Problematikou opisu číslicových systémov pomocou Petriho sietí sa zaoberajú viaceré publikácie ako napríklad [6][5][23]. Medzi hlavné výhody použitia Petriho sietí patrí jednoduchá a výstižná grafická reprezentácia systému, široká modelovacia schopnosť na rôznych úrovniach abstrakcie, lepšia schopnosť modelovania distribuovaných, paralelných a asynchrónnych systémov než konečný automat, formálne metódy pre verifikáciu modelu a určovania vlastností siete, jednoduchá kompozícia Petriho sietí. Nevýhodou je zložitejšia transformácia do opisu vo VHDL. Po zvážení všetkých výhod a nevýhod daných spôsobov sme sa rozhodli pre transformáciu opisu v jazyku HSSL do jazyka VHDL pomocou použitia Petriho sietí.

24 2 Analýza problému 16 Hlavnou výhodou tohto prístupu je jednoduchá transformácia opisu do Petriho sietí a jednoduchý opis Petriho siete v jazyku VHDL (v našom prípade).

25 3 Návrh riešenia 17 3 Návrh riešenia Jazyk HSSL patrí medzi jazyky opisujúce číslicové systémy na systémovej úrovni. Systémová úroveň opisuje číslicový systém na vyššej úrovni abstrakcie než napríklad funkčná úroveň, ktorá je používaná zväčša pri opisoch v jazykoch VHDL alebo Verilog. Transformácia opisu do jazyka VHDL je problémom transformácie opisu medzi rôznymi úrovňami abstrakcie za cieľom syntézy systému do cieľovej architektúry. Na základe predchádzajúcej analýze možností transformácie bude naša transformácia spočívať v použití modelu Petriho sietí. Problematike Petriho sietí sa venuje kapitola 3.1. V nasledujúcej kapitole 3.2 sa venujeme problému opisu Petriho sietí pomocou jazyka VHDL. Táto časť je dôležitá z hľadiska formy výstupného opisu v jazyku VHDL. V kapitole 3.3 sa nachádza stručný prehľad postupov pri transformácii opisu z uceleného pohľadu. V nasledujúcich kapitolách 3.4 až 3.9 sa venujeme detailnejšiemu riešeniu problémov daných transformácií. Keďže jazyky na systémovej úrovni okrem vyššej abstrakcie funkcie systému používajú vyššiu formu abstrakcie aj z hľadiska údajových typov, je potrebné zaviesť aj techniky transformácie jednotlivých údajových typov v jazyku HSSL do jazyka VHDL. Touto problematikou sa zaoberá kapitola 3.4. Kapitola 3.5 sa zaoberá spôsobom opisu časovacích pravidiel a časovacích udalostí pomocou jazyka VHDL. Kapitoly 3.6, 3.7, 0 sa venujú vytvoreniu Petriho siete. Ide o vytvorenie Petriho siete na základe hierarchie opisu v jazyku HSSL, ktorá je daná kompozíciou procesov, agentov a akcií v systéme. Transformáciou výnimiek v jazyku HSSL sa zaoberáme v predposlednej kapitole 3.9. Keďže automatizovanou transformáciou opisu do Petriho siete vznikajú v sieti nadbytočné prechody a miesta, posledná kapitola 3.10 je venovaná optimalizácii vytvorenej siete.

26 3 Návrh riešenia Petriho siete Petriho sieťami je označovaná široká trieda matematických modelov, ktoré umožňujú popisovať riadiace toky a informačné závislosti v modelovaných systémoch [7]. Koncept Petriho sietí vyšiel z dekompozície systému na podsystémy popisované konečnými automatmi, ktoré pracujú autonómne, ale ich činnosť môže byť vzájomne riadená. Pri hierarchii systému jazyka HSSL, kde systém pozostáva z kompozície agentov a procesov je táto vlastnosť Petriho sietí pre naše ciele významne dôležitá. Petriho siete sú používané pri modelovaní paralelných, distribuovaných a iných systémov. Vznikli rozšírením modelovacích možností konečných automatov [7]. V konečnom dôsledku opis pomocou Petriho sietí reprezentuje konečný automat, ktorý môžeme transformovať do opisu v jazyku VHDL. Grafická reprezentácia (obr. 6) Petriho sietí pozostáva z prechodov (transition), z miest (place) a ich vzájomného prepojenia. Interpretácia miest a prechodov má viacero významov. Význam týchto znakov je daný vždy konkrétnou situáciou, v ktorej sa siete používajú. V tabuľke č. 2 sú uvedené niektoré možné interpretácie podľa [5]. V našej práci budeme priraďovať k prechodu akciu alebo agenta systému HSSL. miesto s označením prechod miesto bez označenia Obr. 6: Grafická reprezentácia Petriho sietí Označenie miesta predstavuje celé číslo, ktoré sa vzťahuje ku každému miestu v Petriho sieti. Graficky je znázornené určitým počtom čiernych bodiek umiestnených v danom mieste. Input Places Transitions Output Places Preconditions Event Postconditions Input Data Computational Step Output Data Input Signal Signal Processing Output Signal Resources Needed Task or Job Resources Released Conditions Clause in Logic Conclusions Tab. 2: Možná interpretácia symbolov v Petriho sieti

27 3 Návrh riešenia 19 V našej sieti je možné označenie miest len hodnotami jedna a nula. Podrobnejšie informácie o princípoch Petriho sietí nájdete napríklad v [7]. Jednoduchá kompozícia akcií v komunikačnej formuly agenta pomocou Petriho sietí sa nachádza na obr. 7. Komunikačná formula na tomto obrázku má tvar: if (pod) {akcia1.akcia2} else {akcia3 akcia4 akcia5}. Podobne je modelované aj riadenie agentov. štart prechod bez akcia1 pod=true pod=false akcie akcia2 akcia3 akcia4 akcia5 prechod spätý s akciou koniec Obr. 7: Opis komunikačnej formuly pomocou Petriho sietí Nami používaná Petriho sieť je rozšírená o možnosť vykonávania daného prechodu na základe vstupnej podmienky. Čiže aktivácia prechodu môže nastať len vtedy, ak je splnená daná vstupná podmienka a daný prechod môže byť aktivovaný na základe pravidiel aktivácie prechodu v Petriho sieťach. Označenie vstupnej podmienky môžeme vidieť na obr. 8. Vstupná podmienka na obrázku má výraz var<max. Okrem vstupnej podmienky je možné priradenie k danému prechodu konkrétne vykonanie priraďovacieho výraz a vykonanie danej akcie. Na obr. 8 je k danému prechodu priradené vykonanie akcie akcia a priraďovací výraz. var++. Konkrétna transformácia rozšírenej Petriho siete sa nachádza v nasledujúcej kapitole.

28 3 Návrh riešenia 20 var<max akcia var++ Obr. 8: Grafická reprezentácia nami používanej Petriho siete V súčasnosti existuje množstvo rozšírení Petriho sietí. Najvýznamnejšie sú: Place/Transition Petri nets (čiernobiele Petriho siete) Higher Level Petri nets (Petriho siete vyššej úrovne) Predicate/Transitions Petri nets (Petriho siete s predikciou) Coloured Petri nets (farebné Petriho siete) Timed Petri nets (časové Petriho siete) Hardware Petri Nets (Petriho siete pre hardvér) 3.2 Opis Petriho siete vo VHDL Transformáciou Petriho sietí do VHDL sa zaoberajú viaceré publikácie ako napríklad [23][2][20]. Pri transformácii Petriho sietí do jazyka VHDL sa používajú dva základné prístupy a to: opis siete pomocou viacerých procesov vo VHDL [23][20] opis siete pomocou jedného procesu vo VHDL [2] Opisy pomocou viacerých procesov vo VHDL umožňujú modelovať komplikovanejšie systémy opísané pomocou Petriho sietí. Tieto opisy umožňujú modelovať siete s možnosťou ohodnotenia prechodov a miest, ponúkajú širšie možnosti použitia sietí v závislosti na ich type. Opis vo väčšine prípadov VHDL pozostáva z balíka, ktorý obsahuje dva vopred vytvorené komponenty. Oba komponenty obsahujú vo svojom tele proces, ktorý predstavuje miesto alebo prechod. Vstupy a výstupy komponentov predstavujú prepojenia siete. Tento spôsob opisu Petriho sietí nevyhovuje našim požiadavkám z dôvodov existencie viacerých paralelných procesov v opise. Výsledný opis vo VHDL je obsiahly a zbytočne komplikovaný. Pri druhom spôsobe transformácie Petriho sietí do jazyka VHDL výsledný opis obsahuje jeden riadiaci proces. Daný spôsob nepodporuje ohodnotenia miest alebo prechodov väčších ako jedna. Keďže ide o veľmi jednoduchý opis Petriho sietí, výsledný opis vo VHDL nie je zložitý.

29 3 Návrh riešenia 21 Našim požiadavkám vyhovuje druhý spôsob opisu z dôvodov jednoduchosti výsledného opisu vo VHDL. Keďže naša sieť je jednoduchá P/T Petriho sieť, ktorá nepodporuje označenia miest a prechodov väčších ako jedna, nevýhoda tohto spôsobu opisu pre nás nepredstavuje problém. Naša sieť oproti klasickým P/T Petriho sietí je obohatená o možnosti podmieneného prechodu na základe vstupnej podmienky. Hlavnou časťou opisu siete je riadiaci proces. Riadiaci proces pozostáva z dvoch hlavných blokov, a to z bloku riadenia ohodnotenia miest a bloku riadenia aktivácie prechodov. Základné princípy si ukážeme na jednoduchom príklade zobrazeného na obr. 9. Komunikačná formula daného agenta má nasledovný tvar: IF (POD) AKCIA1 ELSE AKCIA2}.AKCIA3. Daný tvar Petriho siete nezodpovedá presne vygenerovanej sieti v našom systéme. V tomto prípade je zjednodušená pre súčasné účely. place[0] akcia2 transition[1] pod=false pod=true akcia1 transition[0] place[1] akcia3 transition[2] place[2] Obr. 9: Petriho sieť predstavujúca jednoduchého agenta Miesta a prechody predstavujú premenné nami vytvoreného údajového typu. Všetky miesta a prechody v sieti následne zahŕňajú dve polia, pričom jedno pole obsahuje zoznam všetkých prechodov a druhé pole obsahuje zoznam všetkých miest. Deklarácia nami vytvorených typov a použitých premenných je nasledovná: type transition is (not_firing,is_firing); type transition_array is array (natural range <>) of transition; type token is (not_token, is_token); type token_array is array (natural range <>) of token; variable PLACE, NEXTPLACE : token_array(0 to 2); variable TRANS : transition_array(0 to 2);

30 3 Návrh riešenia 22 Premenná menom PLACE obsahuje aktuálny stav označenia miest v sieti. Táto premenná môže nadobúdať hodnoty IS_TOKEN (miesto je označené) a NOT_TOKEN (miesto nie je označené). Tieto premenné sú nastavované v časti aktivácie prechodov, kedy pri aktivácii prechodu sú označené všetky nasledujúce miesta pripojené k danému prechodu. V tejto časti sa testuje možnosť aktivácie prechodu v sieti a pri tejto možnosti sa daný prechod aktivuje čím nastaví príslušnú premennú na hodnotu IS_FIRING a odstráni označenie vstupných miest. Slovný opis aktivácie prechodu je takýto: prechod TRANSITION(0) v sieti je aktivovaný, ak je označené miesto PLACE(0) a je splnená podmienka POD. Pri prechode transition(0) a transition(1) je súčasne zahrnutá aj transformácia vstupnej podmienky. Prechod transition(2) je bez vstupnej podmienky a aktivácia prechodu je výlučne daná stavom siete. Opis vo VHDL je nasledovný: if (PLACE(0)=IS_TOKEN and POD=true) then testovanie vstup. miest TRANSITION(0):=IS_FIRING; označenie aktivácie prechodu PLACE(0):=NOT_TOKEN; odstránenie označenia miesta tu sa bude nachádzať realizácia akcie akcia1 end if; if (PLACE(0)=IS_TOKEN and POD=false) then testovanie vstup. miest TRANSITION(1):=IS_FIRING; označenie aktivácie prechodu PLACE(0):=NOT_TOKEN; odstránenie označenia miesta tu sa bude nachádzať realizácia akcie akcia2 end if; if (PLACE(1)=IS_TOKEN) then testovanie vstup. miest TRANSITION(2):=IS_FIRING; označenie aktivácie prechodu PLACE(0):=NOT_TOKEN; odstránenie označenia miesta tu sa bude nachádzať realizácia akcie akcia3 end if; Premenná menom TRAN predstavuje stav daného prechodu. Môže nadobúdať hodnoty IS_FIRING (daný prechod je aktivovaný) alebo NOT_FIRING (daný prechod nie je aktivovaný). Premenné sú nastavované v časti bloku riadenia ohodnotenia miest. V tomto bloku sa testujú aktivácie prechodov a pôvodné označenia siete. Pri aktivácii prechodu sú nastavované hodnoty nového označenia miest siete. Nastavované sú premenné menom NEXTPLACE, ktoré sa pri ustálení siete v istom čase prekopírujú do premenných s menom PLACE. Slovný opis označenia miesta je takýto: miesto PLACE(1) je označené vtedy, ak je aktivovaný prechod TRANSITION(1) alebo ak miesto PLACE(1) je už označené. Opis vo VHDL je nasledovný: if (PLACE(0)=is_token)= IS_FIRING) then NEXTPLACE(0):=IS_TOKEN; end if; if (PLACE(1)=is_token or TRANSITION(0)=IS_FIRING) then NEXTPLACE(1):=IS_TOKEN; end if;

31 3 Návrh riešenia 23 if (PLACE(1)=is_token or TRANSITION(1)=IS_FIRING) then NEXTPLACE(1):=IS_TOKEN; end if; if (PLACE(2)=is_token or TRANSITION(2)=IS_FIRING) then NEXTPLACE(2):=IS_TOKEN; end if; Simulácia siete je opakovane realizovaná pokiaľ sa sieť neustáli. Testovanie ustálenia Petriho siete realizujeme konštrukciou: if (PLACE=NEXTPLACE) then exit Petri; end if; 3.3 Základný návrh transformácie V tejto časti načrtneme základný spôsob transformácie kompletného systému opísaného v jazyku VHDL do jazyka HSSL. Podrobnejšie vysvetlenie pojmov používaných v tejto časti nájdete v nasledovných dokumentoch [9][11][12][13][16]. Detailné opisy daných princípov transformácie nájdete v príslušných kapitolách. Princíp transformácie Základný princíp transformácie spočíva vo vytvorení príslušnej Petriho siete na základe opisu v jazyku HSSL. Prvky siete obsahujú kompletný opis systému. Výnimku tvoria časovacie pravidlá, ktoré sa nachádzajú v pomocných zoznamoch. Následne na základe danej siete s pomocou daných časovacích pravidiel je vytvorený opis systému v jazyku VHDL. Opis vo VHDL je tvorený jedným procesom, ktorý riadi Petriho sieť. Vstupné, výstupné a stavové premenné Všetky vstupné a výstupné premenné sú definované v jazyku VHDL v príslušnej entite. Názvy daných premenných sú identické s názvami v HSSL opise. Je nutné dávať pozor, aby názvy premenných v HSSL neboli identické s vyhradenými slovami jazyka VHDL. V architektúre sú vytvorené signály, ktoré reprezentujú všetky výstupné, stavové, vstupno-výstupné a výstupno-stavové premenné. Názov týchto premenných je tvorený z predpony S_ a ich pôvodného názvu. Tieto signály sú v tele architektúry vytvorené z dôvodu testovania časovacích udalostí aj výstupných premenných. Následne v opise sa manipuluje výlučne s týmito vytvorenými signálmi. Hodnoty daných signálov sú priraďované k výstupným portom v tele architektúry.