Chapter2 Instruction Sets

Transcription

1 Coputer Architecture Chapter Instruction Sets Zheng Qinghua CS Departent of XJTU 05.3 Introduction to Instruction Set Architecture ISA is the structure of a coputer that a achine language prograer ust understand to write a correct (tiing independent) progra for that achine. ISA is also the achine description that a hardware designer ust understand to design a correct ipleentation of the coputer. ISA is the interface between HW and SW: Lasts through any ipleentations (portability, copatibility) Is used in any different ways (generality) Provides convenient functionality to higher levels Perits an efficient ipleentation at lower levels Evolution of Instruction Sets Major advances in coputer architecture are typically associated with landark instruction set designs Ex: Stack vs GPR (Syste 360) ISA Design decisions ust take into account: Hardware technology Coputer organization Prograing languages, esp. of assebler language Copiler technology Operating systes Contents Classifying Instruction Set Architectures Addressing Proble Type and Size of Operands Function Design Instruction Forat Design CISC and RISC Taxonoy for ISA. Tags for Taxonoy Operand types and sources. Main Sources of Operand in CPU Stack Accuulator Registers 3. 3 types of Instruction Correspondingly Stack Structure Accuulator Structure General Registers Structure Classifying ISAs Accuulator (before 960): address add A acc <- acc + e[a] Stack (960s to 970s): 0 address add tos <- tos + next Meory-Meory (970s to 980s): address add A, B e[a] <- e[a] + e[b] 3 address add A, B, C e[a] <- e[b] + e[c] Register-Meory (970s to present): address add R, A R <- R + e[a] load R, A R <- e[a] Register-Register (Load/Store) (960s to present): 3 address add R, R, R3 R <- R + R3 load R, R R <- e[r] store R, R e[r] <- R

2 4 Types of Instruction as General Register Structure sub-type included in General Register Structure: Register-Meory Structure(RM ode,at least one of operands coe fro MM ) Register-Register Structure(RR ode,all operands coe fro Reg.,also called as load-store Structure,i.e., Only load and store instruction can access MM) Reark:different types of ISA have different operands, different length and representation odes. Explicit ode Iplicit ode Grey:Operator Black:Result TOS(Top Of Stack) Realization Exaple by 4 Types of Instruction Ex.: how to calculate expression C=A+B Suppose variable A B C are all stored in eory, and A and B can not be destroyed. Stack Accuulator RM RR push A load A load R,A load R,A push B add B add R,B load R,B add store C store R,C add R3,R,R pop C store R3,C 4. General Reg. ode becoes ain trend in odern ISA Designing, which has following erits: Much faster than Meory,near to the speed of CPU Be useful of copiling optiization Use Regs. to save data or variable, will: )avoid eory access and then iprove speed. )ake address codec of data shorter so that it needs less storage size. Contents Classifying Instruction Set Architectures Addressing Proble Type and Size of Operands Function Design Instruction Forat Design CISC and RISC. What s Addressing Modes?. An addressing ode specifies how to calculate the effective eory address of an operand by using inforation held in registers and/or constants contained within a achine instruction or elsewhere.. Who care? Copiler, OS designer, Assebly Language prograer. 3. Addressing ode" has two interpretations: either "eory address calculation ode" or "operand accessing ode".

3 Ex. Intel X86 addressing odes ) 立即数寻址方式 :Add AX, 00 ) 寄存器寻址方式 :Add AX,BX 3) 直接寻址方式 : MOV AX,[00] 4) 变址寻址方式 : MOV AX,[SI] 5) 间接寻址方式 : MOV BX,offset data X MOV AX, [BX] 6) 基址变址寻址方式 :MOV AX,[BX+SI] 7) 基址变址相对寻址 :MOV AX,[BX+SI+00] 8) 堆栈寻址方式 : 作用 : 支持高级语言编译优化, 递归 无须编址, 指令码最短 3 支持程序的嵌套和递归调用 实现方式 : 采用硬件寄存器 Ex. Types of Addressing Modes (VAX). Register direct Ri. Iediate (literal) #n 3. Displaceent M[Ri + #n] 4. Register indirect M[Ri] 5. Indexed M[Ri + Rj] 6. Direct (absolute) M[#n] 7. Meory Indirect M[M[Ri] ] 8. Autoincreent M[Ri++] 9. Autodecreent M[Ri - -] 0. Scaled M[Ri + Rj*d + #n] reg. file eory 寻址方式指令实例含义 寄存器寻址 Add R4, R3 Regs[R4] Regs[R4]+Regs[R3].3 Suary of use of addressing odes 立即值寻址 Add R4, #3 Regs[R4] Regs[R4]+3 偏移寻址 Add R4, 00(R) Regs[R4] Regs[R4]+Me[00+Regs[R]] 寄存器间接寻址 Add R4, (R) Regs[R4] Regs[R4]+Me[Regs[R]] 索引寻址 Add R3, (R + R) 直接寻址或绝对寻址 Add R, (00) Regs[R3] Regs[R3]+Me[Regs[R]+Regs[R]] Regs[R] Regs[R]+Me[00] 存储器间接寻址 Add Regs[R] Regs[R]+Me[Me[Regs[R3]]] 自增寻址 Add R, (R)+ Regs[R] Regs[R]+Me[Regs[R]] Regs[R] Regs[R]+d 自减寻址 Add R, -(R) Regs[R] Regs[R]-d Regs[R] Regs[R]+Me[Regs[R]] 缩放寻址 Add R, 00(R)[R3] Regs[R] Regs[R] + Me[00 + Regs[R] + Regs[R3]*d] Data Source: run gcc Spice and Tex benchark on Vax.4 Distribution of Displaceent.5 Freuency of Iediate Operands 40% Percentage of Dispalceent 35% 30% 5% 0% 5% 0% Integer Float 5% 0% Reark: Data Source:run SPEC CPU000 benchark progra on Alpha Copute with load-store architecture 3

4 Contents Classifying Instruction Set Architectures Addressing Proble Design of Instruction Forat Function Design CISC and RISC OpAddr: General Register Machine and Instruction Forats Me ory Op load CPU Registers R8 R6 R4 R Instruction forats load R8, Op (R8 ฌ load R8 Op) OpAddr add R, R4, R6 (R ฌ R4 + R6) add R R4 R6 Nexti Progra counter 3. 指令格式的优化设计 问题提出的背景和目标 如何节省程序的存贮空间 ; 指令格式怎样规整, 尽可能减少译码时间, 取指令的时间 指令的组成指令 =( 指令 Code, 地址码 Addr ) 3.3. 操作码的优化表示定长表示法 : 简单 高效 但耗内存, 浪费信息量 Huffan 编码法 基本原理 : 用最短的编码表示最常用的指令, 而用较长的编码表示较少使用的指令, 使总存贮量减少 平均指令码位数 : H n i p log p i 其中 Pi为指令 i的使用概率或频率 i 3 信息冗余率 : 指定长编码和 Huffan 编码方法相比, 两者在占用二进制位方面的比值 n pi log pi i H R log n log n 4 实际应用方法 : Step 按 pi 由大到小自左向右排列 ; Step 将当前最小的两个 pi pj 结合到一起, 形成一棵树 ; Step3 重复上述过程, 直到全部 pi 都成为树的节点 Step4 自 Root 开始编码, 左 0 右 原则 5Huffan 树下得到的编码平均长度 H n i p i l i 扩展编码法 采用原因 :Huffan 编码法所形成的操作码很不规整, 因此要采用一种折衷方法 扩展编码法就是其中一种较好的选择 方法 : 一般采用等长扩展法, 如 4-8- 扩展法, 即每次扩展 4 位 4

5 Extended Huffan Tree () Huffan 树 例. 某计算机有 0 条指令, 它们的使用频率分别为 0.30, 0.0, 0.6, 0.09, 0.08, 0.07, 0.04, 0.03, 0.0, 0.0 () 用霍夫曼编码对它们的操作码进行编码, 并计算平均代码长度 () 用扩展霍夫曼编码法对操作码进行编码, 限两种操作码长度, 并计算平均代码长度 Huffan 编码的结果以及各编码的长度如下所示 : 平均代码长度为 ( ) + ( ) 3 + ( ) ( ) 6 = =.84 () 用扩展 Huffan 编码法对操作码进行编码, 限两种操作码长度, 并计算平均代码长度 采用长度为 和长度为 4 两种编码 : 平均代码长度为 L= ( ) + ( ) 4 = 3.0 Contents Classifying Instruction Set Architectures Addressing Proble Design of Instruction Forat Representation of Float point Function Design CISC and RISC 数据类型 : 数据类型 4. 数据表示 数据结构 : 是由软件实现和处理的数据类型 如结构 记录 表 树 图等 数据表示 : 直接可以被硬件识别和处理的数据类型, 即 : 可以直接被计算器指令运算和处理, 如整数 浮点数 向量等 关键问题关键在于确定哪些数据类型用数据表示实现, 而哪些采用数据结构来实现 这本质上是一个软硬件取舍的问题 3 基本原则 () 有利于缩短程序的运行时间或 CPI; () 有利于减少 CPU 与 RAM 之间的数据通信量 ; (3) 指令本身的通用性或利用率 5

6 4 实际系统中的设计 () 简单的 常用的 通用的数据类型采用数据表示 ; 如 Int Float Boolean String Stack 等 () 复杂的数据结构一般通过数据结构实现, 或通过软硬件联合设计实现 如 Table Graph Tree Link Window... 等 举例 : 浮点数据表示 问题的提出早期采用定点表示法, 存在以下不足 : () 编程困难 : 程序设计人员要做大量的数据规格化工作 ; () 数据的表示范围小 : 例如,6 位字长的表示范围为 [-3768,3767]; (3) 数据存贮的空间利用率低 为此, 引入了浮点数据表示法 研究的内容 () 关键问题 : 在数据字长确定的情况下, 研究各种浮点数表示方式下的表数范围 精度和效率三者之间的关系 () 研究目的 : 找到具有最大表数范围 最高表数精度和最大表数效率的浮点数表示方式 浮点数的表示方式 对任意浮点数 N, 表示为 : e N r, 其中 er g e 其中, : 尾数 ; r : 为尾数的基, 一般采用二进制 ; e: 阶码的值, 一般采用补码或移码表示 ; r e: 阶码的基 浮点数的存储形式 阶符小数点 p ax r r 正in 由此可得 : p ax r ax r 数 p in r inr eax re ein re 负 re eax, ein ax r 数 p in ( r ) eax re 阶码尾符 ein re r e =, e e 阶码部分 ( 位 ) 尾数 (p 位 ) f ef e ax 尾数一般的 in 由此可以得出浮点数在数轴上的分布情况 : 负上溢区 由此可得到规格化浮点数的表数范围 : r e p re r r N r r 当 re 时, p r r N r r 可表示的负数 负下正下溢区溢区 可表示的正数 -N in -N ax 0 N in -N ax 正上溢区 6

7 何谓浮点数的规格化? 目的 : 为了在尾数中表示最多的有效数据位 为了数据表示的唯一性 举例 : *0 - 浮点数运算举例 : 两浮点数 x = 0 0.0,y = (-0.00) 假设尾数在计算机中以补码表示, 可存储 4 位尾数, 位保护位, 阶码以原码表示, 求 x+y 解 : 将 x,y 转换成浮点数据格式 [x] 浮 = 00 0, 00.0 [y] 浮 = 00,.00 步骤 : 对阶, 阶差为 -0=0, 即, 因此将 x 的尾数右移两位, 得 [x] 浮 = 00, 步骤 : 对尾数求和, 得 : [x+y] 浮 = 00,.000 步骤 3: 由于符号位和第一位数相等, 不是规格化数, 向左规格化, 得 [x+y] 浮 = 00 0,.0000 步骤 4: 截去 [x+y] 浮 = 00 0,.000 步骤 5: 数据无溢出, 因此结果为 x+y = 0 (-0.0) 浮点数尾数基值的选择 问题的提出在机器字长一定的情况下, 即 p++ 为定值时, 如何选择尾数的基值 r, 使 N ax 最大, 而使得表数精度和表数效率最高 ; 二是在尾数基值确定之后, 如何根据表数范围和精度的要求, 确定 p 和 值? 表数的精度 : 规格化浮点数的表数精度主要和尾数的基值和尾数的长度有关 具体为 : p r, p r 当 r, () r 4, (4) 4 表数效率的定义 : ( p) ( p) p p 可表示的规格化浮点数 ( r ) re r p 全部浮点的个数 r re r 例如 : r 时, () 50% r 6时, (6) (6 ) / % 问题分析, 从理论上说明为什么二进制最佳? 设浮点数表示 F : 尾数基值 r, 尾数长度 p, 阶码长度 二进制位总长的 L p, 设浮点数表示 F : ( r, p, ), L p 其中 r k, case : 当 L L 且 N N 分析 N 又 : N ax ax ax k Nax, N ax k k log 由于 L =L, 即 : p k p 进一步 ax p k p log k (, p ) T p (, p ) k k*[ ( p)], 分析尾数基值和精度的关系 klog k 7

8 由上式可以得出, 只有当 k= 或 k= 时,T=, 否则 T> 这说明: 当 k> 时, 即 r >4 时, F 的表数精度将低于 F 在浮点数的字长和表数范围一定时, 尾数基 r 值取 或 4 具有最高的表数精度 case : 在浮点数字长和表数精度一定时, 尾数基值和表数范围之间的关系, 即 L和 一定的情况下, r 和 N ax间的关系? p k p 分析 : ( ) p k p k 又 p 又 N N 假设 N k p k ax ax ax k k N k k ( ) ax k, ( k) k k 本式在 k N的情况下无解 这表明 : 不存在比 F 的表数范围更大的浮点数表示方式 k=(r =) 或 k=(r =4) 时, N ax N ax 结论 : 当字长和表数精度确定后, r 取 或 4 时, 具有最大的 N ax 和最高的表数精度 在浮点数的字长和表数范围一定时, 尾数基值 r 值取 或 4 具有最高的表数精度 3 在浮点数的字长一定时,r 值取 ( 二进制 ) 情况下, 表数的效率最高, 即能够表示的规格化浮点数最多 由上述综合分析可以得出 : 当 r 时, 且采用隐藏表示法时, 能使浮点数表的范围最大, 精度最高, 表数效率最大 浮点数的格式设计. 问题描述 : 尾数的字长 p 主要影响表数的精度, 而阶码的字长主要影响表数的范围 浮点数格式设计问题 : 在浮点数的表数范围和精度均给定的情况下, 确定 p 值和 值? f e f p 形式化分析 F : ( r, r,, p, ), 其中 r 求 p 为何? e N ax log, 且 r. N ( p () p lg lg e (log ax 总长 L p N N, 精度 N ) ) 8

9 Contents Classifying Instruction Set Architectures Addressing Proble Design of Instruction Forat Machine Representation of Float point CISC and RISC.5 History of ISA Designing 950s IBM instituted a research progra 964 Release of Syste/360 Mid-970s iproved easureent tools deonstrated on CISC bit RISC icroprocessor (80) developed 984 MIPS developed at Stanford, as well as projects done at Berkeley 988 RISC processors had taken over high-end of the workstation arket Early 990s IBM s POWER (Perforance Optiization With Enhanced RISC) architecture introduced w/ the RISC Syste/6k AIM (Apple, IBM, Motorola) alliance fored, resulting in PowerPC.5. CISC(Coplex Instruction Set Coputer Purposes: CISC are easy to progra and which ake efficient use of eory. Since the earliest achines were prograed in assebly language and eory was slow and expensive, the CISC philosophy ade sense, and was coonly ipleented in such large coputers as the PDP-, DEC, 80x86 and 0 achines. Attributes Make copiler developent sipler, It shifts ost of the burden of generating achine instructions to the processor; -operand forat, RR, RM Multiple addressing odes for eory, including specialized odes for indexing through arrays are available. Variable length instructions Instructions which reuire ultiple clock cycles to execute E.g. Pentiu is considered a odern CISC processor CISC Advantages Microprograing is as easy as assebly language to ipleent, and uch less expensive than hardwiring a control unit. The ease of icrocoding new instructions allowed designers to ake CISC achines upwardly copatible: a new coputer could run the sae progras as earlier coputers because the new coputer would contain a superset of the instructions of the earlier coputers. As each instruction becoes ore capable, fewer instructions could be used to ipleent a given task. This ade ore efficient use of the relatively slow ain eory. Because icroprogra instruction sets can be written to atch the constructs of high-level languages, the copiler does not have to be as coplicated. CISC Disadvantages Earlier generations of a processor faily generally were contained as a subset in every new version - so instruction set & chip hardware becoe ore coplex with each generation of coputers. So that as any instructions as possible could be stored in eory with the least possible wasted space, individual instructions could be of alost any length - this eans that different instructions will take different aounts of clock tie to execute, slowing down the overall perforance of the achine. Many specialized instructions aren't used freuently enough to justify their existence -approxiately 0% of the available instructions are used in a typical progra. CISC instructions typically set the condition codes as a side effect of the instruction. Not only does setting the condition codes take tie, but prograers have to reeber to exaine the condition code bits before a subseuent instruction changes the..5. RISC (Reduced Instruction Set Coputer) RISC is a type of icroprocessor architecture that utilizes a sall, highly-optiized set of instructions, rather than a ore specialized set of instructions often found in other types of architectures. History The first RISC projects cae fro IBM, Stanford, and UC-Berkeley in the late 70s and early 80s. The IBM 80, Stanford MIPS, and Berkeley RISC and were all designed with a siilar philosophy which has becoe known as RISC. 9

10 RISC idea: Siple is fast, Sall is fast, lower CPI then to decrease the execution tie of progra CPU tie= Instr_Count * CPI * Clock_cycle Certain design features of ost RISC processors: one cycle execution tie: RISC processors have a CPI of one cycle. This is due to the optiization of each instruction with the pipeline techniue; Pipelining: a techniue that allows for siultaneous execution of parts, or stages, of instructions to ore efficiently process instructions; Large nuber of registers: the RISC design philosophy generally incorporates a larger nuber of registers to prevent in large aounts of interactions with eory. RISC Attributes Reduced instruction set, that is consistent of -8 rule Less coplex, siple instructions. Hardwired control unit and achine instructions. Few addressing schees for eory operands with only two basic instructions, LOAD and STORE Many syetric registers which are organized into a register file. RISC Features Low coplexity Generally results in overall speedup Less error-prone ipleentation by hardwired logic or siple icro codes VLSI ipleentation advantages Less transistors Extra space: ore registers, cache Marketing Reduced design tie, less errors, and ore options increase copetitiveness 4 RISC S Sprit: Lower CPI Execution tie for any progra:t = IC*CPI*T Instruction Type CISC RISC Instruction Counter.3~.4 CPI ~5.~.4 Clock Cycle Tc(ns) 33~5 0~ 可以看出 RISC 结构的 CPI 值远比 CISC 结构小,RISC 是通过减少 CPI 值, 而 CISC 是通过减少 IC 值来减少执行时间的 减少 CPI 的主要途径 : 采用硬件布线控制逻辑 ; 减少指令和寻址方式的种类 ; 3 使用固定的指令格式 ; 4 采用 load/store 结构 ; 5 设置多级 pipeline; 6 强调编译优化 例如 :Intel 公司的 80x86 处理机的 CPI 在不断缩小 8088 的 CPI 大于 的 CPI 大约是 的 CPI 进一步减小到 4 左右 的 CPI 已经接近 Pentiu 处理机的 CPI 已经与 RISC 十分接近 目前, 超标量 超流水线处理机的 CPI 已经达到 0.5, 实际上用 IPC (Instruction Per Cycle) 更确切 0

11 CISC 与 RISC 的主要特征对比 典型的 RISC 型机器的基本特征 功 能 CISC RISC 指令系统 复杂 庞大 简单 精确 指令条数 >00 <00 指令格式 >4 <4 寻址方式 >4 <4 指令字长 不固定 3bit 可访存指令 不加限制 只有 LOAD/STORE 各种指令使用频率 相差太大 相差不大 各种指令执行时间 相差太大 绝大多数一周期完成 优化编译系统 很难 较容易 程序源代码长度 短 长 控制逻辑实现方式 绝大多数微程序控制 绝大多数为硬连线控制 代表性的 RISC 处理机特征 RISC 的关键技术 重叠寄存器窗口技术 (overlapping register windows ) 背景 : 程序中有大量的 Call 和 Ret 指令, 如何减小参数传递量? 采用寄存器窗口技术还可以更好支持过程的调用和返回, 提高机器工作效率 寄存器窗口技术 : 就是把整个寄存器组分成很多小组, 每个过程分配一个寄存器小组, 当发生过程调用时, 自动地把 CPU 转换到不同的寄存器小组使用, 不再需要作保存和恢复的操作, 这个寄存器小组就叫做寄存器窗口, 相邻的寄存器窗口间有部分是重叠的, 便于调用参数传送 寄存器窗口的重叠 RISC 有八个寄存器窗口, 代表八个过程, 重叠窗口之间构成类似环形缓冲器, 窗口之间转换时通过改变硬件指针内容实现的, 当超过八个过程调用时, 将一个窗口内容传送到内存, 以腾出一个窗口, 返回时, 再一个个返回 寄存器溢出 : 当调用层数超过 8 层时 CWP: Current Window Pointer

12 37 参数 A 3 3 本地 A 参数 A/ 参数 B 6 5 本地 B 参数 B/ 参数 C 本地 C 暂存 C 全局 0 过程 A 过程 B 过程 C R3A R6A R5A R6A R5A R0A 低区 R9A R0A R3B R6B R5B R6B R5B R0B R9B R0B R3C R6C R5C R6C R5C R0C R9C R0C 高区 本区 RISC 的关键技术 指令流调整目的 : 消除数据相关, 使原来可能存在的数据依赖消除, 从而使流水线的运行效率达到最高 方法 : 通过寄存器置换 编译优化的方法 ADD R, R, R3; R+R-> R3 ADD R3, R4, R5 MUL R6, R7, R3 MUL R3, R8, R9 ADD R, R, R3 MUL R6, R7, R0 ADD R3, R4, R5 MUL R0, R8, R9 RISCII 的寄存器窗口.5.3 RISC 机指令系统示例 ( 一 ) 加州大学的 RISC II 机. 指令系统指令数 39 条, 其中 ALU 指令 条, LOAD/STORE 指令 6 条, 控制转移指令 6 条, 辅助指令 5 条 指令格式两种, 短立即数格式和长立即数格式主要两种访存寻址方式, 变址型和 PC 相对型 采用优化延迟转移技术 3 采用多寄存器和窗口重叠技术流水方式采用三级 : 取指和译码, 读数和执行, 写回 采用优化延迟转移, 相关通路技术处理相关 ( 二 ) 斯坦福大学的 MIPS 和 MIPS R3000 机. 指令系统指令数 9 条, 其中 ALU 指令 3 条, LOAD/STORE 指令 条, 控制转移指令 条, 浮点指令 7 条, 协处理指令 6 条 指令格式三种 : 立即数型 转移型和寄存器型 字长为 3 位寻址方式, 有基址加 6 位位移量访存, 立即数寻址和寄存器寻址. 采用优化编译器进行指令序列的重新安排技术 3. 有 3 个寄存器但不采用窗口重叠技术, 而采用延迟优化技术 4. 采用 比较转移 指令, 进行优化编译 流水方式分为取指 译码及读数 执行 访存 写回共 5 级, 分开指令和数据 Cache 的结构 MIPS (3 bit instructions). Register-Register Op Rs a. Register-Iediate Rs Op Rs Rd Iediate Op target Rd Opx b. Branch (displaceent) Op Rs Rs/Opx Displaceent 3. Jup / Call MIPS (addressing odes) Register direct Displaceent Iediate Byte addressable & 64 bit address R0 always contains value 0 Displaceent = 0 register indirect R0 + Displaceent=0 absolute addressing

13 RISC Exaples Apple ipods (custo ARM7TDMI SoC) Apple iphone (Sasung ARM76JZF) Pal and PocketPC PDAs and sartphones (Intel XScale faily, Sasung SC344 - ARM9) Nintendo Gae Boy Advance (ARM7) Nintendo DS (ARM7, ARM9) Sony Network Walkan (Sony in-house ARM based chip) Soe Nokia and Sony Ericsson obile phones Suary As eory speed increased, and high-level languages displaced assebly language, the ajor reasons for CISC began to disappear, and coputer designers began to look at ways coputer perforance could be optiized beyond just aking faster hardware. CISC and RISC ipleentations are becoing ore and ore alike. Many of today s RISC chips support as any instructions as yesterday's CISC chips. And today's CISC chips use any techniues forerly associated with RISC chips. CISC and RISC Convergence, State of the art processor technology has changed significantly. Because a nuber of advanceents are used by both RISC and CISC processors, the lines between the two architectures have begun to blur. In fact, the two architectures alost see to have adopted the strategies of the other. 本章作业 书上作业 :.,.,.4,.5,.6,.7,. 课外作业 : 请以 Pentiu 和 SPARC 为例, 说明其指令系统的设计格式 注意 :Pentiu 指令格式相当复杂 一方面, 要与 Intel 80x86 兼容, 而 80x86 的指令格式本身就比较复杂 另一方面,Pentiu 地址和数据采取 3 位扩展, 并增加了寻址方式的灵活性 SPARC(Scalable Processor Architecture) 是由 Sun 公司定义的一种 RISC 处理器结构 3