S E M I N A R S K I R A D Verilog sa primjerima

Transcription

1 Odsjek za raunarstvo i informatiku Digitalni raunari S E M I N A R S K I R A D Verilog sa primjerima Sarajevo, juni.2004.g. Maja Vasi Irena Serna

2 Uvod Verilog je u poecima svog nastanka, oko 1984.g., kao jezik za modeliranje, bio u vlasništvu Automated Integrated Design Systems, kasnije nazvanog Gateway Design Automation Inc. U to vrijeme kompanija je bila u privatnom vlasništvu Dr. Prabhu Goel, koji je otkrio PODEM testni algoritam. Verilog HDL je dizajnirao Phil Moorby, koji je kasnije postao i glavni dizajner Verilog-XL-a. Smatra se da je Verilog nastao na temeljima najpopularnijeg u to vrijeme HDL jezika zvanog HiLo kao i sada ve dobro poznatog programskog jezika C. S obzirom da Verilog još tada nije bio standardiziran sve revizije koje su nastale u periodu izmeu i godine unijele su neke promjene u strukturu Veriloga. Tako je npr. Verilog simulator kontinuirano korišten u periodu od godine do Prva znaajna oznaka Veriloga nastala tim raznim modifikacijama je Verilog XL, koja je predstavljala poboljšanje i uvela tzv. «XL algoritam», vrlo efikasan metod za gate- level simulacije. Uskoro, dizajneri su došli do zakljuka da bi trebalo izvršiti integraciju API-ja u jezik. Prema Yatin Trivedi, jednog od najzaslužnijih za oblikovanje Veriloga, potreba za uvoenjem API ja javila se sa pokušajima simulacije cijelog sistema što se sa dotadašnjim Verilogom nije moglo izvesti. Tako je roen PLI *. Kao što je ve reeno, Verilog u poetku nije bio standardizovan, pa je sa gotovo svakim izdanjem Gateway produkata, izašla i nova verzija Veriloga, nadopunjena ili izmjenjena. Ni pria oko PLI se ne razlikuje mnogo od ove. Tako su se npr. funkcije stalno mijenjale, i kao što je jedan od dizajnera Veriloga rekao, tu je bio potpuni haos godine Cadence Design System, iji je osnovni produkt u to vrijeme bio tzv. Thin film- procesni simulator, odluuje da kupi Gateway Automation System. Kao što je bio sluaj i sa ostalim gateway produktima, Cadence je postao vlasnikom Verilog jezika i PLI-a. Iste godine kada je kupio i Gateway, Cadenece je uinio jedan prilino neobian korak. Cadence je uvidio da ako Verilog ostane u formi «zatvorenog» jezika, tržište e se okrenuti VHDL-u. Zato, Cadence osniva Open Verilog International (OVI) i 1991.g. prilaže dokumentaciju za Verilog Hardware Description Language pod nazivom Language Reference Manual (LRM). Glavna zadaa dana OVI-ju bila je standardizacija Veriloga i PLI-a. Taj pothvat je izvršen u dva navrata i oba puta standardi su ustanovljeni prema pravilima i uputstvima Cadence-a. Ovo je bio dogaaj koji je «otvorio» jezik Veriloga. Dakle, oni su Verilog i PLI stavili na otvoreno tržište kao slobodni produkt što je praktino znailo da je sada svako mogao razviti Verilog simulator i postati potencijalni rival Cadence-u. * Verilog PLI ( Programming Language Interface ) je mehanizam za pozivanje C ili C++ funkcija iz Verilog koda. 2

3 Uskoro je postalo jasno, da e se pojaviti veliki broj kompanija na tržištu sa Verilogom i svaka od njih e pokušati ono što je i Gateway svojevremeno uinio, modifikovao Verilog za svoje potrebe. Kada je Cadence objavio LRM, nekoliko kompanija je poelo raditi na Verilog simulatorima, tako da je godine nekoliko njih ve bilo dostupno na tržištu. Najuspješniji od njih bio je VCS, Verilog Compiled Simulator, od kompanije Chronologic Simulation. On je predstavljao pravi kompajler, nasuprot Verilog- XL koji je bio interpreter. Kao rezultat toga vrijeme kompajliranja ostalo je isto, ali se izvršenje simulacije odvijalo mnogo brže. IEEE Std U meuvremenu, interesovanje za Verilog i PLI je ubzano raslo. Verilog je kao HDL pronašao više sljedbenika nego tada ve dobro formirani i korišteni VHDL. To je bio još jedan od pokazatelja za potrebom standardizacije Veriloga. Ubrzo je rukovodstvo OVI zatražilo od IEEE da oformi radni odbor koji bi uspostavio Verilog kao djelom IEEE standarda. Taj radni odbor 1364 oformljen je sredinom godine i 14. oktobra održano je prvo zasjedanje. Standard usvojen maja 1995.godine, predstavljao je kombinaciju Verilog sintaxe i PLI-a i otada poznat kao IEEE Std Nakon 4 godine IEEE standard nalazi se pod revizijom, ali nisu uinjene znaajnije promjene. Nakon niza godina, nove verzije i poboljšanja obilježili su razvoj Veriloga, i novija verzija nastala je Ova verzija ini se da je riješila mnoge nedostatke koje je sadržavao Verilog iz 1995.godine. Verzija je nazvana Sada je na dizajnerima alata je da je imlplemetiraju. Verilog je naješe korišteni HDL sa preko 50,000 aktivnih dizajnera. 3

4 Verilog Verilog predstavlja programski jezik za opis hardware-a (HARDWARE DESCRIPTION LANGUAGE (HDL) ) i tekstualni format za opisivanje digitalnih struktura. Jezik za opisivanje hardware-a je jezik korišten da se opiše digitalni sistem, npr. mikroprocesora, memorije ili flip-flopa. Ovo znai, da korištenjem HDL-a svaki dio hardware-a se može opisati na bilo kojem nivou apstrakcije. module d_ff ( d, clk, q, q_bar); input d,clk; ouput q, q_bar; (posedge clk) begin q <= d; q_bar <=!d; module Verilog može opisati kako jednostavni flip-flop, tako i složenu strukturu sa 1 milion gate-ova. Verilog predstavlja jedan od onih HDL jezika dostupnih u industriji za dizajniranje hardware-a. Verilog nam omoguava velik nivo apstrakcija, koji mogu biti korišteni za razliite namjene u razliitim fazama dizajna ( Behavior Level, Register Transfer Level (RTL), Gate Level i Switch Level ). On podržava modeliranje apstraktnog ponašanja, te tako omoguava dizajnerima hardware-a modeliranje funkcionalnog sistema na visokom nivou apstrakcije. Nivoi apstrakcije kod Veriloga Verilog podržava dizajn na razliitim nivoima apstrakcije. Najznaajniji meu njima su: Behavioral Level Register-Transfer Level Gate Level 4

5 Behavioral Level Ovaj nivo opisuje sistem prema konkurentnim algoritmima (Behavioral). Svaki algoritam je sekvencijalan, tj. sastoji se od niza instrukcija koje se izvršavaju jedna za drugom. Osnovni elementi su Functions (funkcije), Tasks ( taskovi, zadaci ) i Always blokovi. Nema pogleda na strukturnu realizaciju dizajna. Register-Transfer Level Register-Transfer Level specificira karakteristike kola pomou niza operacija i transfer podataka izmeu registara. Koristi se tano definiran sat ( RTL * dizajn sadrži tano definiran tajming, operacije se izvršavaju u tano odreenom trenutku). Gate Level U sklopu logikog dizajna, karakteristike sistema su opisane logikim linkovima i vremenskim mogunostima. Svi signali su diskretni tj. mogu uzeti vrijednosti iz diskretnog skupa logikih vrijednosti (`0', `1', `X', `Z`). Operacije koje se mogu koristiti su AND, OR, NOT. Korištenje Gate Level nivoa u modeliranju ponekad nije najbolji izbor na bilo kojem nivou logikog dizajna. * RTL ( Register Transfer Level ) je nivo apstrakcije koji specificira karakteristike kola na osnovu prenosa podataka izmeu registara. 5

6 LEKSIKA PRAVILA Leksika pravila Verilog-a su slina onima iz programskog jezika C++. Kljune rijei se pišu malim slovima. Ovaj jezik je case sensitive tj. razlikuju se mala i velika slova. Komentari Komentari u jednoj liniji koji se oznaavaju sa // Višelinijski komentari koji se navode izmeu /* i */ Identifikatori Identifikator, ukljuujui i imena varijabli, može sadržavati bilo koju sekvencu slova, cifara, znaka za dolar $, i donje crtice (_). Prvi karakter identifikatora mora biti slovo ili _. Identifikator ne može poeti sa $ i ne može u sebi imati -, zagrade ili #. Identifikatori su nizovi karaktera koji se koriste da se imenuju neki objekti, kao što su moduli ili registri. Identifikator mora poeti sa slovom ili sa _ i može imati maksimalno 1024 karaktera. Stringovi String je sekvenca karaktera koji se nalaze izmeu dvostrukih navodnika ( ). Da bismo deklarisali varijablu za uvanje stringa, trebamo deklarisati registar ija veliina odgovara broju karaktera varijable koja e se uvati u njemu. Stringovi mogu sadržavati i neke specijalne karaktere, kao npr: \n karakter za novu liniju \t karakter za tab \\ karakter za \ \ karakter za duple navodnike ( ) \ddd karakter koji ima 3 oktalne cifre (0<=d<=7) %% karakter za procenat % Brojevi Konstante se mogu navesti u decimalnom, heksadecimalnom, oktalnom ili binarnom formatu. Negativni brojevi se predstavljaju kao drugi komplement. Brojevi se navode u tradicionalnoj formi, kao nizovi cifara sa ili bez znaka (+,-) i to na slijedei nain: <veliina><format baze><broj> gdje je <veliina> broj decimalnih cifri koji oznaava veliinu konstante u bitima, ovo je opcionalno, <format baze> oznaava da li se radi o binarnom, decimalnom, oktalnom ili heksadecimalnom broju, <broj> predstavlja cifre koje su u skladu sa <format baze>. Integer ako je <veliina> manje od broja bita u <broj> onda se otkidaju najznaajniji biti(biti na lijevoj strani) koji su viška. Ako je <veliina> vea od broja bita u <broj> onda se najznaajniji biti popunjavaju sa najznaajnijim bitom iz <broj> 6

7 Integer Pohranjuje se kao Opis 6 hca Zaokruženo, nije ha Lijevo su dodane dvije 0 16 hbz ZZZZZZZZZZZZZZZZ Popunjeno sa 16 Z 8 bx xxxxxxxx Popunjeno sa 8 x Realni brojevi se mogu navesti na dva naina: <vrijednost>.<vrijednost> <matisa>e<exponent> Realni broj Decimalni zapis E6 3, TIPOVI PODATAKA FIZIKI TIPOVI PODATAKA Svrha Verilog-a kao HDL-a je modeliranje digitalnog hardware-a. Stoga nas ne udi ni injenica da su registri (reg) i žice (wire) dva osnovna tipa podataka. Wire predstavljaju fiziku vezu izmeu komponenti. Wire varijabla ne uva nikakvu vrijednost. Ovdje je bitno da je wire samo jedan od podtipova net tipa podataka u koji još spadaju: wired and (wand), wired or (wor) i tristate bus (tri). Svaki od net tipova ima odreenu funkcionalnost koja služi da se modeliraju razliiti tipovi hardware-a (kao što su PMOS, NMOS, CMOS, ) Postoji mogunost da se pri deklaraciji podataka koji su tipa wire definiše i njihova veliina. Registri ( reg ) predstavljaju varijable u kojima se uvaju podaci i komparabilni su sa varijablama u programskim jezicima. Deklaracija se vrši pomou kljune rijei reg. Registri uvaju zadnju vrijednost koja im je pridružena, sve dok im neki drugi izraz ne promijeni vrijednost. Postoji mogunost da se naprave nizovi registara koji se nazivaju memorija. 7

8 Reg i Wire mogu imati slijedee vrijednosti: 0 logika nula ili false 1 logika jedinica ili true x nepoznata logika vrijednost z vrijednost visoke impedanse U Verilog-u nije dozvoljena upotreba višedimenzionalnih nizova. Na poetku simulacije reg varijabla je inicijalizirana na x, dok je varijabla wire inicijalizirana na z. Reg i wire varijable su po default-u skalarne (npr. jedan bit), ali postoji mogunost da ih definišemo i kao niz bita. To se radi tako što u zagradama navedemo najznaajniji i najmanje znaajni bit. Primjer Ovdje je data 8-bitni registar kod kojeg je sedmi bit najviše znaajan, dok je status 15-bitni registar kod kojeg je nulti bit najviše znaajan. APSTRAKTNI TIPOVI PODATAKA Zbog potreba korisnika u Verilog-u postoje i neki dodatni tipovi podataka koji nemaju odgovarajuu realizaciju u hardware-u. Ovi tipovi ukljuuju integer, real i time. Integer i real imaju iste karakteristike kao i u drugim programskim jezicima (npr. C). Bitno je napomenuti da je reg varijabla neoznaena, dok je integer oznaeni 32-bitni cijeli broj. Varijabla time sadrži 64-bitnu vrijednost koja se koristi zajedno sa sistemskom funkcijom $time. OPERATORI U VERILOG-u Binarni aritmetiki operatori rade nad dva operanda. Ovdje se reg i net (wire) operandi tretiraju kao neoznaeni, dok real i integer mogu biti oznaeni. Ako je i jedan od operanada nepoznat (x), tada je i rezultat nepoznat. Operator Name Comments + sabiranje - oduzimanje * množenje / dijeljenje rezultat dijeljenja sa 0 je x (nepoznato), % Modul 8

9 Unarni aritmetiki operatori Operator Name Comments - Unarni Minus mjenja znak operanda Relacioni operatori uporeuju dva operanda i vraaju logiku vrijednost true (1) ili false (0). Ako je jedan bit nekog operanda nepoznat, tada je i razultat nepoznat. Operator Name Comments > vee od >= vee od ili jednako < manje od <= manje od ili jednako == logika jednakost!= logika nejednakost Logiki operatori rade nad logikim operandima i vraaju logiku vrijednost. Koriste se obino u if i while izrazima. Treba ih razlikovati od Boolovih operatora nad bitima. Operator Name Comments! logika negacija && logiko AND logiko OR Operatori nad bitima operator nad nepoznatom vrijednošu daje oekivani rezultat. Operator Name Comments ~ binarna negacija & binarni AND binarni OR ^ binarni XOR ~& binarni NAND ~ binarni NOR ~^ or ^~ ekvivalencija binarni NOT XOR Unarni redukcioni operatori se primjenjuju na sve bite operanda, a kao rezultat daju jedan bit. Operator Name Comments & AND reduction OR reduction ^ XOR reduction ~& NAND reduction ~ NOR reduction ~^ XNOR reduction Ostali operatori Operator Name Comments === jednakost binarno se porede vrijednosti x i z. svi biti moraju biti isti da bi bila zaovoljena jednakost. Vraa TRUE ili FALSE.!== nejednakost vraa TRUE ili FALSE. {, } spajanje spaja bite koji su navedeni izmeu zareza. Npr. {A[0], B[1:7]} spaja nulti bit od A sa bitima od 1 do 7 od B. 9

10 << Shift lijevo desni biti se popunjavaju nulama. Npr. A = A << 2; šifta A dva bita lijevo, a desne bite popunjava nulama >> Shift desno lijeve bite popunjava nulama?: uslov u zavisnosti od uslova pridružuje jednu ili drugu vrijednost. Npr. A = C > D? B+3 : B-2; Ako je c>d onda je B+3, a u suprotnom je B-2. PRIORITET OPERATORA Kao i u standardnoj matematici, i ovdje zagrade mogu biti korištene za promjenu prioriteta. MODULI Moduli su osnovni gradivni elementi Verilog-a. Moduli su veoma slini procedurama ili funkcijama u programskim jezicima (za zadani ulaz oni proizvode neki izlaz). Modul se ne može pozvati, ve se on instancira na poetku izvršenja programa. Pokretanje instanci modula se vrši na slijedei nain: < ime modula > < lista parametara > < ime instance > ( < lista portova > ) Unutar jednog modula mi možemo instancirati druge module, ali ne postoji mogunost deklarisanja drugih modula unutar jednog modula. Moduli imaju slijedeu formu: module <ime modula> (<lista portova>); <deklaracije> <module items> module Ovdje <ime modula> može biti bilo koje ime koje e odreivati taj modul. <Lista portova> je lista portova koji omoguavaju vezu sa drugim modulima. Kljune rijei input, output i inout u deklaraciji se koriste da odrede smjer u kojem se podaci mogu kretati. Module items mogu biti initial i always konstrukcije. Svaki modul se mora završiti kljunom rijei module. 10

11 Moduli se povezuju pomou portova (ports). Svaki port mora biti ekspicitno deklarisan kao input, output ili inout. Tabela 11.3 predstavlja karakteristike pojedinih portova. Bitno je primjetiti da reg ne može biti input ili inout port. Ovo je zbog toga što ne možemo povezati dva registra jer oni mogu sadržavati razliite vrijednosti. Primjer INITIAL I ALWAYS KONSTRUKCIJE Initial i always izrazi su veoma slini. Glavna razlika je ta da initial odreuje dogaaje koji se dese samo na poetku (samo jednom i to u nultom vremenu), dok su always aktivnosti koje se dešavaju sve dok je uslov, ako je zadan, ispunjen. Ako uslov nije zadan, tada se always aktivnost dešava stalno, u petlji. KONTROLNE KONSTRUKCIJE Funkcionalnost Verilog kontrolnih konstrukcija je ista kao i u jeziku C. Ali, pošto je Verilog HDL (Hardware Description Language), kontrolne konstrukcije se trebaju prevesti na hardware. 11

12 If-else iskaz se koristi u sluajevima kada se na osnovu kriterija vrši izbor dijela koda koji e se izvršavati. if (A == 4) begin B = 2; else begin B = 4; End Case iskaz se koristi kada se treba provjeriti vrijednost jedne varijable. Kao primjer ovdje možemo navesti adresni dekoder, gdje su ulazi adrese. case(address) 0: $display( izlaz 1 ); 1: $display( izlaz 2 ); 2: $display( izlaz 3 ); default: $display ( izlaz 0 ); case While iskaz izvršava odreeni dio koda sve dok je zadani uslov taan. while (slobodno_vrijeme) begin $display( pravi web stranicu ); ; For loop iskaz izvršava dio koda tano odreen broj puta. Razlika u odnosu na C je ta što ovdje nije podržan operator ++ nego se mora pisati varijabla=varijabla+1. for(i = 0; i < 10; i = i + 1) begin $display("i= %0d", i); Repeat iskaz ponavlja neke izraze odreeni broj puta: repeat (5) begin $display("i= %0d", i); i = i + 1; PARAMETARSKI ISKAZI omoguavaju programeru da dodjeli naziv konstanti. Npr: parameter veliina = 8; reg [veliina - 1:0] A; // definiše se A kao 8-bitni registar KONTINUALNO PRIDRUŽIVANJE prati wire varijable i mjenja njihovu vrijednost kad god ulazni operator promijeni vrijednost. Nasuprot ovome, proceduralno pridruživanje ne vrši raunanje kad god se operand promjeni. Ovdje se raunanje vrši samo kad se pozove iskaz pridruživanja. Kljuna rije assign se koristi za razlikovanje proceduralnog od kontinualnog pridruživanja. Npr: assign izlaz = ~(in1 & in2); // izlaz mora biti tipa wire ZADACI I FUNKCIJE Zadaci su slini procedurama u drugim programskim jezicima kojima se može predati nijedan, jedan ili više parametara, ali ne vraaju vrijednost. Funkcije se ponašaju kao potprogrami, ali imaju i neke karakteristike. 12

13 Funkcije se moraju izvršavati u jednoj jedinici vremena tj. ne mogu sadržavati vremenske kontrole (npr. delay control). Funkcije ne mogu pozivati zadatke jer oni mogu sadržavati vremenske kontrole. Za razliku od ovoga zadaci mogu pozivati druge zadatke i funkcije. Definicija zadatka je slijedea: Task <naziv taska>; <portovi argumenata> // nema liste parametara!!!! <deklaracije> <iskazi> task Pobuivanje zadatka: (<ime taska>) (<lista portova>); //Redoslijed u <lista portova> mora odgovarati <portovi argumenata> u definiciji Važno je naglasiti da se I/O parametri predaju po vrijednosti (poziv po referenci nije mogu). Varijable su statike i nisu smještene na stek. Za razliku od zadataka, funkcije vraaju neku vrijednost koja se dalje koristi u nekim izrazima. Funkcija mora imati najmanje jedan argument. Definicija funkcije je kako slijedi: function (rang ili tip) (naziv funkcije); (portovi argumenata) // nema parametara!!! (deklaracije) (iskazi) function gdje je <rang ili tip> tip rezultata koji vraa funkcija. Unutar funkcije se mora nazivu funkcije pridružiti vrijednost. VREMENSKE KONTROLE Kontrola kašnjenja ( delay control ) Programer odreuje vrijeme izmeu nailaska na neki iskaz i stvarnog izvršenja tog iskaza. Kontrola kašnjenja odreuje broj vremenskih jedinica koje trebaju proi da bi se izvršio neki izraz. Npr: #10 A=A+B; - oznaava da treba proi 10 vremenskih jedinica prije nego se izvrši ovo pridruživanje. Events Izvoenje proceduralnih koraka može biti izazvano promjenom vrijednosti wire ili registar varijabli. begin // kontrolirano promjenom vrijednosti u registru r A = B&C; clock2) A = B&C; // kontrolirano uzlaznom ivicom signala clock3) A = B&C; // kontrolirano silaznom ivicom signala sata Iza posedge (positive edge) i negedge (negative edge) mora stajati 1-bitni izraz, koji je obino clock. Negedge detektuje promjenu stanja sa 1 na 0 (ili nepoznato x), dok posedge detektuje promjenu sa 0 na 1 (ili nepoznato x). Verilog pruža mogunost imenovanja event-a. Prvo moramo deklarisati event: 13

14 event event6; event se poziva pomou simbola -> -> event6; da bismo kontrolisali blok koda begin <neki proceduralni kod> Wait izraz eka da se ispuni odreeni uslov nakon ega e se izvršiti odreeni dio koda. Npr. wait (A == 3) A = B & C; FORK I JOIN ISKAZI Pomou fork i join konstrukcija se može uspostaviti više tokova kontrole unutar always i initial konstrukcije. Grananje se vrši pomou naredbe fork, a spajanje pomou join. To se može vidjeti iz slijedeeg primjera: initial begin initial fork #1 clk = 0; #1 clk = 0; #5 reset = 0; #5 reset = 0; #5 enable = 0; #5 enable = 0; #2 data = 0; #2 data = 0; join SISTEMSKI ZADACI I FUNKCIJE Sistemski zadaci nisu dio Verilog jezika, ali se nalaze u njegovoj biblioteci ( library ). Ovdje emo objasniti samo par od njih. $display Prikazuje tekst na ekranu slino kao iskaz printf iz programskog jezika C. Opšta forma je: $display(<parametar>, <parametar>,... <parametar>); gdje <parametar> može biti string, izraz koji vraa vrijednost ili null parametar. Specijalni karakter % oznaava da slijedei karakter ima odreen format. Iza svakog % mora slijediti odgovarajui izraz. Slijedei primjer ispisuje vrijednost A binarno, oktalno, hexadecimalno i decimalno: $display("a=%b binarno %o octal %d decimal %h hex",a,a,a,a); Rezultat ovoga bi bio: A= binarno 017 octal 15 decimal 0f hex Formati koji se obino koriste su %b ispisuje binarni format 14

15 %c ispisuje ASCII format %d ispisuje decimalni format %h ispisuje hexadecimalni format %o ispisuje octalni format %s ispisuje string format Bitno je napomenuti da $display svaki put ispisuje u novi red. $finish Ovo je sistemski zadatak koji izlazi iz simulatora i vraa nas na host operativni sistem. $finish; $monitor Ovaj sistemski zadatak daje mogunost praenja i prikazivanja vrijednosti bilo koje varijable ili izraza koji su specificirani kao parametri u zadatku. Parametri se specificiraju na isti nain kao kod $display. $monitor ispisuje vrijednost varijabli kada se desi neka promjena nad njima i kada se doe do kraja. Ako više od jednog parametra promijene vrijednost u istom momentu, prikazuje se samo jedan od njih. Npr. slijedea naredba e ispisati liniju svaki put kada se promijene A, B ili C. $monitor(" %0d %b %b "%b, $time, A, B, C); samo jedan $monitor iskaz može biti aktivan u vremenu. Postoji mogunost da monitore iskljuujemo i ukljuujemo: $monitoroff; <neki kod> $monitoron; $scope Omoguava korisniku da odredi odreeni nivo u hijerarhiji kao interaktivno podruje za identifikovanje objekata. Ovo je korisno pri debug-iranju, jer korisnik može promijeniti podruje radi kontrole vrijednosti varijabli u razliitim modulima, zadacima i funkcijama. $scope(<ime>); <ime> mora biti kompletno hijerarhijsko ime modula, zadatka, funkcije ili imenovanog bloka. Poslije e biti malo više rijei o sistemskom zadatku $showscopes koji ispisuje ta imena. $settrace Omoguava praenje simulacije. Prate se razliite informacije kao što su vrijeme simulacije, broj linije, ime fajla, modula i neki rezultati izvršavanja izraza. $settrace; $showscopes Ispisuje kompletnu listu modula, zadataka, funkcija i imenovanih blokova koji su definisani na trenutnom nivou. $showscopes; 15

16 $showvars Prikazuje statusne informacije o registrima i net varijablama, skalarne i vektorske. Kad se navede bez parametara ispisuje sve varijable u datoj oblasti, a kad se navedu parametri vraa informacije samo za navedene parametre. $showvars; $showvars(<list of variables>); $stop Zaustavlja simulator i vraa kontrolu korisniku. $stop; $time Kao rezultat vraa trenutno vrijeme simulacije kao 64-bitni integer. $time mora biti korišteno u nekom izrazu. 16

17 PRIMJERI PRIMJER 1: // Digitalni model semafora u saobraaju // By Dan Hyde August 10, 1995 module traffic; parameter on = 1, off = 0, red_tics = 35, amber_tics = 3, green_tics = 20; reg clock, red, amber, green; // simulacija se zaustavlja nakon 1000 vremenskih jedinica initial begin: stop_at #1000; $stop; // inicijalizacija svjetla i uspostavljanje kontrole nad //registrima initial begin: Init red = off; amber = off; green = off; $display(" Time green amber red"); $monitor("%3d %b %b %b", $time, green, amber, red); // zadatak koji eka na okidanje pozitivne ivice sata // prije iskljuivanja sata task light; output color; input [31:0] tics; begin repeat(tics) // wait to detect tics positive edges on clock); color = off; task // talasni oblik signala sata iji jedan period traje dvije //vremenske jedinice always begin: clock_wave #1 clock = 0; #1 clock = 1; always begin: main_process red = on; light(red, red_tics); // poziva zadatak koji eka green = on; light(green, green_tics); 17

18 amber = on; light(amber, amber_tics); module Izlaz iz simulatora: Time green amber red Simulacija se zaustavlja nakon 1000 vremenskih jedinica. 18

19 PRIMJER 2: 4-bitni broja sa reset i enable signalom module counter ( clock, // ulaz: sat reset, enable counter_out // 4-bitni izlazni vektor za broja ); // kraj liste portova // definisanje ulaznih portova input clock ; input reset ; input enable ; // definisanje izlaznih portova output [3:0] counter_out ; // definisanje tipova podataka ulaza // po pravilu svi ulazni portovi su tipa wire wire clock ; wire reset ; wire enable ; // definisanje tipova podataka izlaza // izlazni portovi mogu biti tipa reg ili wire reg [3:0] counter_out ; // poetak koda // broja se okida pozitivnom ivicom sata (posedge clock) begin : COUNTER // ime bloka // na svakoj uzlaznoj ivici signala sata provjeravamo da li je reset aktivan 19

20 // ako je aktivan broja se resetuje na 0000 if (reset == 1'b1) begin counter_out <= #1 4'b000; // ako je aktivan enable broja se poveava za 1 else if (enable == 1'b1) begin counter_out <= #1 counter_out + 1; // kraj bloka COUNTER module // kraj modula 20

21 LITERATURA 1. Osnove digitalnih raunara, Novica Nosovi, MAG Plus, Sarajevo, 2003.g