Vienlusčių įtaisų projektavimas. 1 paskaita

Transcription

1 Vienlusčių įtaisų projektavimas 1 paskaita

2 HDL įvadas Tradicinės programavimo kalbos (C, Pascal, Python) yra nuoseklios: jomis parašytos programos yra kompiliuojamos į universalaus procesoriaus instrukcijų seką ir jame yra vykdomos paeiliui. Aparatūros aprašymo kalbos (HDL Hardware Description Language), pvz.: VHDL, Verilog, buvo sukurtos specialiai aparatūros dokumentavimui, projektavimui, modeliavimui ir gamybai. Aprašant aparatūrą reikia atsižvelgti į šias savybes: komponentai (jungikliai, loginiai ventiliai) yra sujungti tarpusavyje; vyrauja lygiagretūs būsenų virsmai, panašūs į griūtis; būsenų virsmus įtakoja signalo sklidimo vėlinimas ir laikiniai komponentų parametrai Visa tai negali būti aprašoma įprastomis nuosekliomis programavimo kalbomis, todėl yra naudojamos HDL kalbos 2

3 HDL įvadas Palyginimui: Aparatūros schemos braižymas rankiniu būdu gali būti palygintas su tradicinės nuoseklios programos rašymu asemblerio kalba Tuo tarpu HDL projektavimas pagal abtrakcijos lygmenį yra labiau panašus į C (galima lyginti RTL lygmens aprašu) arba Python (lyginti su elgsenos aprašu) programos rašymą Skirtingos HDL kalbos leidžia pasiekti tą patį tikslą Priklausomai nuo tikslo, įvairios kalbos gali padėti jį įgyvendinti efektyviau: greičiau, pigiau, paprasčiau Skiriasi kalbų sintaksė ir papildomų bibliotekų galimybės. Skiriasi kalbų palaikymas projektavimo paketuose: VHDL, Verilog, SystemC palaikomi įvairiuose paketuose, tačiau palaikomos skirtingos versijos ir galimybės Kalbos taip pat skiriasi leidžiamais abstrakcijos lygmenimis projektuojant 3

4 HDL abstrakcijos lygmenys HW/SW aparatūros ir programinės įrangos integravimo lygmuo. Behavior elgsenos lygmuo. Aukštame abstrakcijos lygmenyje, tačiau tiksliai aprašytas įrenginio veikimas. Testbench testinė programa, kurios pagalba tikrinamas suprojektuoto įrenginio veikimas įvairiuose lygmenyse. RTL (Register Transfer Level) registrų perdavimo lygmuo. Susideda iš atminties elementų, laidų ir kombinacinės logikos elementų. Gates loginių ventilių lygmuo. NOT, AND, OR, NAND, NOR, XOR, XNOR, etc. Transistors (switches) elektrinės schemos lygmuo. Kiekvienas loginis ventilis susideda iš dviejų ar daugiau tranzistorių. 4

5 RTL projektavimo seka Specifikacija, architektūra HDL (RTL) projektavimas Fizinis projektavimas Naudojimas ASIC lustams Naudojimas programuojamiems lustams Techninė specifikacija RTL lygmens aprašas Išdėliojimas, trasavimas (place & route) Lusto projekto tikrinimas (layout verification) Konfigūracijos failo generavimas Suskirstytas blokais aprašas Funkcinis modeliavimas Loginių ventilių modeliavimas Lusto gamyba Logikos sintezė Laikinių charakteristikų analizė Loginių ventilių modeliavimas Laikinių charakteristikų analizė 5

6 Kodėl verta naudoti HDL? Bet koks sudėtingesnio nei kelių tūkstančių tranzistorių lusto topologijos rankinis projektavimas yra daug resursų reikalaujantis darbas. Aparatūros aprašymo kalbos turi šiuos privalumus: Savo sintakse yra panašios į aukšto lygio įprastas programavimo kalbas Leidžia aprašyti daugelio hierarchijos lygių architektūras Ta pačia HDL kalba dažniausiai yra rašoma ir projektuoto įrenginio testinė programa (testbench) Leidžia suprojektuotus blokus efektyviai panaudoti skirtinguose įrenginiuose Leidžia kartu modeliuoti skirtingo abstrakcijos lygmens aprašus (elgsenos RTL loginių ventilių) Leidžia kurti parametrizuotus funkcinių blokų aprašus 6

7 Kodėl verta naudoti HDL? Kuriant įtaiso HDL aprašą projektavimas vyksta iš viršaus į apačią principu, o ne iš apačios į viršų, kuris naudojamas tiesiogiai projektuojant lustų topologiją. Galutinis HDL aprašas gali būti optimizuojamas skirtingiems tikslams: dažniui, lusto plotui, ir t.t.: Lusto tipas: FPGA, CPLD, Standard Cell ASIC, Full Custom ASIC, etc. ASIC gamybos technologija: CMOS, Bipolar, GaAs, etc. HDL aprašą galima modeliuoti: be loginių ventilių ir laidų vėlinimo įtakos, kai reikalingas didelis našumas; didžiąją dalį laiko skiriant logikos funkciniam korektiškumui, o ne laikinių parametrų korektiškumui; Skirtinguose abstrakcijos lygmenyse, priklausomai nuo to kokio rezultatų tikslumo reikia 7

8 Kodėl verta naudoti HDL? Svarbiausia: įtaiso HDL aprašą galima sintezės įrankiai transformuoti į pasirinktos bibliotekos loginių ventilių schemą. Tai beveik visiškai automatinis procesas Projektuotojas gali įvesti laikinių parametrų apribojimus (didesniam taktiniam dažniui pasiekti) arba lusto ploto apribojimus (talpesniam loginių ventilių išdėstymui) Aparatūros aprašymo kalbos leidžia skaityti/rašyti failus ir naudoti kitus operacinės sistemos teikiamus resursus, kas žymiai supaprastina modeliavimą Pvz.: galima iš failo įsivesti testines bitų sekas ir jas paduoti į modeliuojamo įtaiso įvadus, o rezultatus gautus išvaduose išvesti į failus. Kodėl verta naudoti Verilog? Sintaksė panaši į C ir Java programavimo kalbas Leidžia trumpai, kompatiškai aprašyti aparatūrą, lyginant su (pvz.) VHDL Viena iš labiausiai paplitusių HDL kalbų, kartu su VHDL Kalba standartizuota IEEE organizacijos. Naujausia standarto versija: IEEE

9 RTL aprašas RTL yra dažniausiai naudojamas aparatūros aprašymo lygmuo Verilog kalboje. Visi atminties elementai (latch ai, trigeriai, registrai) yra deklaruojami iš anksto. RTL lygmenį palaiko visi sintezės įrankiai, tuo tarpu elgsenos lygmenį palaiko su tam tikrais apribojimais. Projektavimas sintezei: projektuojant sintezei naudojamas tam tikras Verilog galimybių poaibis; aprašas taisomas, pildomas ir modeliuojamas, kol veikia korektiškai; korektiškas Verilog aprašas sintezuojamas į norimos technologijos ventilių schemą; Ventilių schema modeliuojama ta pačia Verilog testbench programa, o rezultatai sulyginami su RTL/HDL aprašo modeliavimo rezultatais, tokiu būdu patikrinant korektišką sintezuotos schemos veikimą 9

10 REG (atmintis) Įvesties portai Modeliavimas Verilog testbench (testinė programa) WIRE (laidai) Signalų laikinės diagramos Dvikrypčiai portai Įrenginio modeliavimo duomenys Testuojamo įrenginio Verilog aprašas Išvesties portai WIRE (laidai) Kiti per portus gauti duomenys 10

11 Verilog kalbos struktūra module <name> (<port list>); <parameters/defines> <port definitions> <internal variables> <internal definitions> <internal functions> endmodule 11

12 Komentarai ir vardų formuluotės Komentarai: Kintamieji: Pirmas simbolis turi būti iš aibės [a-za-z_] Likę simboliai gali būti iš aibės [a-za-z_0-9$] Rezervuotų žodžių sąrašas: Simbolių limito kintamiesiems nėra, tačiau rekomenduojama nenaudoti daugiau 16 simbolių Didžiosios ir mažosios raidės traktuojamos vienodai, t.y. AbC yra tas pats kintamasis kaip ir abc 12

13 Eilučių kėlimas ir grupavimas Kabliataškis ";" yra naudojamas eilutėms užbaigti. Leidžiama kelias eilutes sudėti į vieną (jas vis tiek skiria kabliataškiai). Leidžiama ilgus sakinius sukapoti per kelias eilutes. Keletą sakinių galima sugrupuoti naudojant begin ir end: 13

14 Laboratorinio darbo įrenginio aprašas portų aprašymai modulio kintamųjų aprašymai modulio pradžia sinchroninė logika modulio pabaiga 14

15 Laboratorinio darbo testinė programa naudojamas išorinis modulis modulio instancijos pavadinimas modulio porto pavadinimas laidas/registras prie kurio jungiamas portas 15

16 Pabaiga 16