Lecture 6 Register Transfer Methodology. Pinit Kumhom

Transcription

1 Lecture 6 Register Transfer Methodology Pinit Kumhom VLSI Laboratory Dept. of Electronic and Telecommunication Engineering (KMUTT) Faculty of Engineering King Mongkut s University of Technology Thonburi pinit.kum@kmutt.ac.th Pinit Kumhom ENE 434 Digital System Design and Implementation 1 Motivation Many problems can be solved algorithmically performing a sequence of actions Algorithmic problem solving techniques become the cornerstone in computer science. If a problem can be solved algorithmically, it can be implemented on a computer. An algorithm can be implemented as Software on a general computer (software implementation) Hardware (hardware implementation) A hardware implementation of an algorithm is a digital system designed specifically to work following the steps of the algorithm. A register transfer methodology (RT methodology) is a design methodology that describes system operation by a sequence of data transfers and manipulations among register. Pinit Kumhom ENE 434 Digital System Design and Implementation 2

2 What is an algorithm? Informally a detailed sequence of actions or steps to accomplish a task or solve a problem. Formally in computer science a sequence of unambiguous instructions for solving a problem That is for obtaining a required output for any legitimate input in a finite amount of time Examples Algorithm for setting up a home theatre set Algorithm for adding (multiplying, dividing, etc) two numbers Algorithm for computing discrete Fourier transform (DFT) of N points. Pinit Kumhom ENE 434 Digital System Design and Implementation 3 How can we represent (describe) an algorithm? Using a natural language such as English, Thai, Loas, etc. Using a computer programming language such as C/C++, Java, etc Using pseudocode (chosen) Using a graphical representation such as flowchart Pinit Kumhom ENE 434 Digital System Design and Implementation 4

3 Implementation of an Algorithm Software implementation (Process of transforming the algorithm to machine codes) Choosing a machine and a programming language Coding a program: Translate the algorithm representation to the chosen programming language Compiling and linking: Use a compiler software to translate the program to target machine codes and linked multiple codes together as one executable machine codes Running or executing: feed in an input and give the command for running or executing the program. Hardware implementation (Process of transforming the algorithm to a digital circuit) Choosing a target technology (ASIC/FPGA) Follow the steps in a hardware design methodology (design flow) We ll focus on a design methodology for algorithms that can be implemented on a conceptual hardware architecture composing from operating and transferring of data between registers (register transfer level abstraction) Pinit Kumhom ENE 434 Digital System Design and Implementation 5 An example of transforming an algorithm to hardware Psuedocode representation of an algorithm Algorithm Alg1 Input: a -- an array of 4 elements Output: outp -- integer >= (sum of all elements)/8 size = 4; sum = 0; for i in 0 to size-1 do { sum = sum + a(i); } q = sum/8; r = sum rem 8; If r > 3 { q = q+1; } outp = q; Pinit Kumhom ENE 434 Digital System Design and Implementation 6

4 An example of transforming an algorithm to hardware Psuedocode representation of an algorithm Algorithm Alg1 Input: a -- an array of 4 elements Output: outp -- integer >= (sum of all elements)/8 size = 4; sum = 0; for i in 0 to size-1 do { sum = sum + a(i); } q = sum/8; r = sum rem 8; If r > 3 { q = q+1; } outp = q; Pinit Kumhom ENE 434 Digital System Design and Implementation 7 An example of transforming an algorithm to hardware The example shows The use of variables Interpreted as a memory location with a symbolic address Used to store intermediate computation result Sequential execution The execution of algorithm is performed sequentially Order of steps in the algorithm is important VHDL treat variables and sequential statements as a special case inside a process When synthesized to hardware, a variable is not interpreted as a memory location but as a signal. Pinit Kumhom ENE 434 Digital System Design and Implementation 8

5 An example of transforming an algorithm to hardware Structural dataflow implementation Transforming sequential execution into structural dataflow Unroll the loop Interpreted variables as signals Pinit Kumhom ENE 434 Digital System Design and Implementation 9 An example of transforming an algorithm to hardware Drawbacks of structural dataflow implementation It is not general and can apply to only a simple, trivial applications Larger size of array more hardware Variable size of array difficult to implement as structural dataflow Let n is another variable holding the size of the array. Hardware can not shrink or expand dynamically. Have to construct hardware for all possible n and use a multiplexer to route the desired value to output. Pinit Kumhom ENE 434 Digital System Design and Implementation 10

6 Register Transfer Methodology Need hardware construct that resemble the variables and sequential execution model. The register transfer methodology (RT methodology) is aimed for this purpose. The key characteristics Use registers to store intermediate data and to imitate the variables used in algorithm Use a custom data path to realize the required register operation Use a custom control path to specify the order of register operation Pinit Kumhom ENE 434 Digital System Design and Implementation 11 Register Transfer Methodology Registers are used as general storages that keep the intermediate computed values. Algorithm RT a = a + b use two registers, a_reg, b_reg to store intermediate value of variables a and b respectively Necessary data manipulation and data routing are performed by dedicated hardware the data manipulation circuit, routing network, and registers together are known as the data path. Need a circuit to control when and what RT operations should take place. the circuit is known as the control path, which can be realized by a finite state machine (FSM). Pinit Kumhom ENE 434 Digital System Design and Implementation 12

7 Register Transfer Methodology Typical RT implementation includes a data path and a control path. We can use an extended FSM to describe the overall operations of RT implementation of algorithm it is known as the FSM with a data path (FSMD) RT methodology method of design RT level module-level representation Pinit Kumhom ENE 434 Digital System Design and Implementation 13 Overview of FSMD Basic RT operation basic action in RT methodology is a register transfer operation Notation: r dest f(r src1, r src2,...,r srcn ) r dest : destination register (its content) r src1, r srcn : source registers (their contents) f(.) : a operation to be performed (must be realized by a combinational circuit) is not defined in VHDL Pinit Kumhom ENE 434 Digital System Design and Implementation 14

8 Overview of FSMD Basic RT operation Few RT operations r 1: the constant 1 is stored into the r register r r: the content of r register is stored back into itself the content remains unchanged. r r << 3: the content of r register is shifted left by 3 positions and the result is stored back into itself. r0 r1 : the content of r1 register is stored (or transferred) into r0 register. n n-1 : the content of n register is decremented by 1 and the result is stored back into itself. y a b c d: the content of a,b,c,d registers are xored 1 and the result is stored into y register. s a 2 +b 2 : the contents of a and b are squared, the results are added, and the sum is stored into s register. Pinit Kumhom ENE 434 Digital System Design and Implementation 15 Overview of FSMD Basic RT operation The major difference between a variable of an algorithm and a register is that the system clock is embedded implicitly in an RT operation. r dest f(r src1, r src2,...,r srcn ) 1. At rising edge of the clock, new data from source registers are available after the clock-to-q delay of source registers 2. The data is computed by a combinational circuit that realizes the function f(.). We assume that the clock period is long enough to accommodate the propagation delay of the combinational circuit and setup time of the r dest register. The result is routed to input of the r dest register. 3. At the next rising edge of clock, the result will be sampled and stored into the r dest register. Pinit Kumhom ENE 434 Digital System Design and Implementation 16

9 Overview of FSMD Basic RT operation Notations for discussing sequential circuits Use suffixes _reg, and _next for current output and next input to the register r1 r1+r2 means r1_next <= r1_reg + r2_reg; r1_reg <= r1_next at the rising edge of the clock. Pinit Kumhom ENE 434 Digital System Design and Implementation 17 Overview of FSMD Basic RT operation Realization of a single RT operation r1 r1+r2 = r1_next <= r1_reg + r2_reg; Pinit Kumhom ENE 434 Digital System Design and Implementation 18

10 Overview of FSMD Multiple RT operations with data path A destination register is not always loaded with the same data. r1 1; r1 r1+r2; r1 r1+1; r1 r1; A design with RT methodology normally involves many registers We can repeat this procedure for every register. The result constitutes the basic, unoptimized data path Pinit Kumhom ENE 434 Digital System Design and Implementation 19 Overview of FSMD FSM as the control path A control path can be realized by a FSM Naturally, FSM is matched for this task. The state of FSM is performed by a clock-by-clock basis an RT operation can be specified in a state of the FSM An FSM can enforce a specific sequence of actions FSM can branch to different paths depending on input conditions this can be used to implemented various branch constructs such as if and loop statements in an algorithm Since an RT operation is performed in each state, we can extend to FSMD to indicate the desired RT operations in each states. Pinit Kumhom ENE 434 Digital System Design and Implementation 20

11 Overview of FSMD ASM chart State representation and state transition of FSMD is similar to those of FSM In addition, RT operations are specified in states or transition arcs FSM can be represented by a state diagram or an algorithm state machine (ASM) chart Pinit Kumhom ENE 434 Digital System Design and Implementation 21 Overview of FSMD Basic FSMD block diagram Data path: 3 major parts - Data registers - Functional units - Routing networks Input signals - data input - control signal Output signals - data output - internal status Pinit Kumhom ENE 434 Digital System Design and Implementation 22

12 Overview of FSMD Basic FSMD block diagram Control path: 3 major parts -State registers - Next-state logic - Output logic Input signals - command - internal status Output signals - control signal - external status Pinit Kumhom ENE 434 Digital System Design and Implementation Converting an algorithm to ASMD chart 1.1 Converting while loop using if and goto statements Pinit Kumhom ENE 434 Digital System Design and Implementation 24

13 1. Converting an algorithm to ASMD chart 1.2 Defining its input and output signals Input signals a_in and b_in: input operands. 8-bit signal interpreted as unsigned integers start : command clk : system clock reset : asynchronous reset signal for system initialization Output signals r_out : the product. 16-bit unsigned integer ready : external status signal Pinit Kumhom ENE 434 Digital System Design and Implementation Converting an algorithm to ASMD chart 1.3 Draw the ASMD chart How many states? What does it do in each states? - Data operations output - External status - State transition Pinit Kumhom ENE 434 Digital System Design and Implementation 26

14 2. Construction of FSMD Derive more detailed conceptual diagram from the ASMD chart Separating data path and control path The construction of the control path is the FSM already described in the ASM The construction of the data path 1. List all possible RT operations in the ASMD chart 2. Group RT operations according to their destination registers 3. For each group derive the circuit (see slide 18-19) 4. Add necessary circuits to generate the status signal (a) Construct the destination register (b) Construct combinational circuit involved in each RT operations (c) Add multiplexing and routing circuits if destination register is associated with multiple RT operations Pinit Kumhom ENE 434 Digital System Design and Implementation Construction of FSMD Derive more detailed conceptual diagram from the ASMD chart Pinit Kumhom ENE 434 Digital System Design and Implementation 28

15 Derive more detailed conceptual diagram from the ASMD chart Pinit Kumhom ENE 434 Digital System Design and Implementation VHDL Description of a FSMD: Multi-segment Pinit Kumhom ENE 434 Digital System Design and Implementation 30

16 2. VHDL Description of a FSMD: Multi-segment Control path: state register Pinit Kumhom ENE 434 Digital System Design and Implementation VHDL Description of a FSMD: Multi-segment Control path: next-state logic/output logic Pinit Kumhom ENE 434 Digital System Design and Implementation 32

17 2. VHDL Description of a FSMD: Multi-segment Data path: data registers Pinit Kumhom ENE 434 Digital System Design and Implementation VHDL Description of a FSMD: Multi-segment Data path: Network routing Pinit Kumhom ENE 434 Digital System Design and Implementation 34

18 2. VHDL Description of a FSMD: Multi-segment Data path: functional units/ internal status Pinit Kumhom ENE 434 Digital System Design and Implementation 35 Use of a register value in decision box Key to realizing RT methodology is to derive an efficient and correct ASMD The most subtle part of deriving is using a register in Boolean expressions of the decision box. We intentionally avoided this in the previous ASMD of the example using signals namely a_is_0, b_is_0 and count_0 For the case of a_is_0 and b_is_0, it is easily improved by using a_in = 0 and b_in = 0, respectively. For the case of count_0, it is more subtle. Pinit Kumhom ENE 434 Digital System Design and Implementation 36

19 Use of a register value in decision box.the count_0 is 1 when the counter output reaches 0. In pseudocode, it is expressed as Problems with this translation Translated directly to a ASM box as the old value of register n is used in the decision box because the new value, n-1, is updated when exiting the box. Pinit Kumhom ENE 434 Digital System Design and Implementation 37 Use of a register value in decision box.the count_0 is 1 when the counter output reach 0. In pseudocode, it is expressed as Translated directly to a ASM box as Solution 1: Check whether n=1 instead of n=0 Problem: may not work with other algorithms when the condition of the previous condition may not be determined. Pinit Kumhom ENE 434 Digital System Design and Implementation 38

20 Use of a register value in decision box.the count_0 is 1 when the counter output reach 0. In pseudocode, it is expressed as Translated directly to a ASM box as Solution 2: add an artificial wait statement Problem: introduce one extra clock cycle. Pinit Kumhom ENE 434 Digital System Design and Implementation 39 Use of a register value in decision box.the count_0 is 1 when the counter output reach 0. In pseudocode, it is expressed as Stress that this operation is a combinational circuit. Translated directly to a ASM box as Solution 3: Use the next value of the register for checking - assigned the next value of n to a signal, n_next -the n_next is updated to register n when exiting. Pinit Kumhom ENE 434 Digital System Design and Implementation 40

21 Four-segment coding style Control path 1. Keep the state registers the same 2. Combing next-state and output logic Pinit Kumhom ENE 434 Digital System Design and Implementation 41 Four-segment coding style Data path 1. Keep the data registers the same 2. Combing data operation and the network routing Pinit Kumhom ENE 434 Digital System Design and Implementation 42

22 Two-segment coding style 1. Register segment: Combining the state and data registers Pinit Kumhom ENE 434 Digital System Design and Implementation 43 Two-segment coding style 2. Combinational segment: Combining the next-state logic, output logic, data operations, and networking routing Pinit Kumhom ENE 434 Digital System Design and Implementation 44

23 Shared resource via FSMD ปกต แล ว Functional blocks จะซ บซ อน สามารถใช ทร พยากรร วมด วย time-multiplexing ต องม scheduling ท จะไม ท าให การกระท าท ต องใช ร วมก นเก ดข น ณ. สถานะเด ยวก น ส าหร บต วอย าง การค ณด วยการบวกต วต งซ า ๆ เราม Functional blocks ค อ 16- bit adder และ 8-bit decrementor สามารถใช ทร พยากร 16-bit adder เพ ยงต วเด ยว แต ต องแยกสถานะ op ออกเป น 2 สถานะ op1: ใช 16-bit adder เพ อการบวกซ า (r_reg + a_reg) op2: ใช 16-bit adder เพ อการลดค าของ n_reg ลงไปหน งค า Pinit Kumhom ENE 434 Digital System Design and Implementation 45 Shared resource via FSMD Pinit Kumhom ENE 434 Digital System Design and Implementation 46

24 Shared resource via FSMD Pinit Kumhom ENE 434 Digital System Design and Implementation 47 Shared resource via FSMD ใช two-segment coding style แต แยกส วน ของ function block ท ม การใช ร วมออกต างหาก Pinit Kumhom ENE 434 Digital System Design and Implementation 48

25 Next-state/output logic และ data path routing Shared resource via FSMD Pinit Kumhom ENE 434 Digital System Design and Implementation 49 แยกส วนของ function block ท ม การใช ทร พยากรร วมออกมา Shared resource via FSMD Pinit Kumhom ENE 434 Digital System Design and Implementation 50

26 Mealy-controlled RT operations Mealy output เป นเอ าท พ ทเหมาะก บการควบค มแบบ edge-sensitive เน องจาก data path และ control path ต องท างานสอดคล องก นภายใต ส ญญาณนาฬ กา เด ยวก น ส ญญาณควบค มจาก control path ไปควบค ม data path จะต องเป น edgesensitive control signal จ งเหมาะท ใช Mealy output ใน FSMD การใช Mealy output ในการควบค มหมายถ ง ม RT operations ท ทางออกของ decision box Pinit Kumhom ENE 434 Digital System Design and Implementation 51 Mealy-controlled RT operations แสดง RT operations ท ทางออกของ decision box Pinit Kumhom ENE 434 Digital System Design and Implementation 52

27 Mealy-controlled RT operations ต วอย าง การค ณแบบบวกต วต งซ า ๆ ใน ASMD chart เด มน นการโหลด a_in และ b_in จะเก ดข นใน ab0 หร อ load ซ งหมายความว าค าของ a_in และ b_in จะอย ใน a_reg และ b_reg หล งจากสถานะ ท งสอง เราต องการน าค าเหล าน มาเช ค น นหมายความว า หน วยภายนอกท เป นต วส งอ นพ ทมาให ต วค ณ จะต องร กษาค าของอ นพ ทน ไว 2 clocks ต ดก น แก ไขโดยการรวบเอา idle, ab0, และ load ไว เป น state เด ยวแล วใช mealy-type control ในการแยกการกระท าท แตกต างก น Pinit Kumhom ENE 434 Digital System Design and Implementation 53 Mealy-controlled RT operations ต วอย าง การค ณแบบบวกต วต งซ า ๆ ใช two-segment coding style Pinit Kumhom ENE 434 Digital System Design and Implementation 54

28 Mealy-controlled RT operations ต วอย าง การค ณแบบบวกต วต งซ า ๆ Pinit Kumhom ENE 434 Digital System Design and Implementation 55 Timing and Performance Analysis of FSMD FSMD เป น synchronous circuit จ งต องอย ภายใต เง อนไข ทางเวลาของร จ สเตอร ค อ T cq, T setup และ T hold เช นเด ยวก บ FSM ส งท FSMD แตกต างจาก FSM ธรรมดาค อการท างานท สมบ รณ ของ FSMD หมายถ ง RT operations ท างานตามล าด บจนได เอ าท พ ทท ตอบสนองต ออ นพ ท เช น FSMD ของต วค ณจะสมบ รณ เม อผลค ณท ถ กต องปรากฏท เอ าท พ ท ซ งโดยท วไปต องใช หลาย clock ต วว ดสมรรถนะของ FSMD จ งไม ใช อ ตราความเร วของ clock เพ ยงอย างเด ยว เราต องด จ านวน clock ท ใช กว าจะได เอ าท พ ทด วย Pinit Kumhom ENE 434 Digital System Design and Implementation 56

29 Timing and Performance Analysis of FSMD Maximal clock rate ถ าด จาก basic block diagram ของ FSMD และ FSM ธรรมดาต างก นท FSMD ม feedback loop 2 loops ซ งเป น feedback loop ท ตอบโต ก น ในทางทฤษฎ ท งสอง loop สามารถรวมเป น 1 ได แล วว เคราะห เหม อนก บ FSM ในทางปฏ บ ต เป นการยากท จะว เคราะห วงจรท รวม loop น ด วยม อ ต องอาศ ยซอฟท แวร ช วย ว เคราะห ด านเวลา และอ ตราความเร วส ญญาณนาฬ กาส งส ด แม การว เคราะห ด วยม อจะไม สามารถบอกอ ตราความเร วส งส ดของส ญญาณนาฬ กา แต เรา สามารถหาขอบเขตของม นได การว เคราะห ด วยม อเช นน สามารถช วยเราเห นเช งล กของส งท เราออกแบบ และช วยให เรา สามารถปร บปร งประส ทธ ภาพให ด ข นได Pinit Kumhom ENE 434 Digital System Design and Implementation 57 Timing and Performance Analysis of FSMD Maximal clock rate: ว เคราะห ด วยม อส าหร บ best-case และ worst-case Timing parameters ของ control path (เช นเด ยวก บ FSM ท วไป) Timing parameters ของ data path T c : clock period โดยท วไป T func จะเป นต วท ม ค าส งส ด (เราจะ ใช สมม ต ฐานน ในการว เคราะห ) Pinit Kumhom ENE 434 Digital System Design and Implementation 58

30 Timing and Performance Analysis of FSMD Maximal clock rate: ว เคราะห ด วย ม อส าหร บ best-case เง อนไข ต องการ control signal ท หล ง สร าง status signal ได ก อน T output และ T next overlap ก บ T dp T c = T cq(data) + T dp + T setup(data) Pinit Kumhom ENE 434 Digital System Design and Implementation 59 Timing and Performance Analysis of FSMD Maximal clock rate: ว เคราะห ด วย ม อส าหร บ best-case เง อนไข ต องการ control signal ก อน ได status signal ท หล ง T output และ T next อน กรม ก บ T dp T c = T cq(state) +T output + T dp +T next + T setup(state) Pinit Kumhom ENE 434 Digital System Design and Implementation 60

31 Timing and Performance Analysis of FSMD Maximal clock rate: ว เคราะห ด วยม อส าหร บ best-case และ worst-case ขอบเขตของคาบของส ญญาณนาฬ กา ซ งจะได ขอบเขตของความเร วของส ญญาณนาฬ กา โดยท วไปแล ว T dp >> T output + T next อ ตราความเร วส งส ดก บต าส ดไม ต างก นมากน ก Pinit Kumhom ENE 434 Digital System Design and Implementation 61 Timing and Performance Analysis of FSMD Performance Analysis สมรรถนะของ FSMD ว ดจากเวลาท ใช ท างานให เสร จ 1 งาน ซ งค านวณได จาก T total = K*T c เม อ T c เป นคาบของส ญญาณนาฬ กาและ K เป นจ านวนของส ญญาณนาฬ กาท ใช เพ อท างานให เสร จ ค า K ข นอย ก บ algorithm การว เคราะห หาค า K เป นแบบ ad hoc (ไม ม ระบบ) - บางคร งว เคราะห ยากมาก - บางกรณ K และ T c เป นค าท ข นต อก น เช น ลด T c จะเพ ม K Pinit Kumhom ENE 434 Digital System Design and Implementation 62

32 Timing and Performance Analysis of FSMD Performance Analysis: Repetitive-addition multiplier วงจรแรก: ค า K ของวงจร repetitive-addition multiplier จะไม คงท เพราะข นอย ก บ ค าของต วค ณ (K=B + 2, เม อ B เป นค าของต วค ณ) - กรณ ท ด ท ส ดค อ B=0, K=2 - กรณ ท แย ท ส ดค อ B=2 n -1 (n = จ านวนบ ทของข อม ล), K = 2 n + 1 วงจรท สอง (resource sharing): ค า K = 2B กรณ ท แย ท ส ด K = 2*2 n +1 วงจรท สาม (Mealy control): ค า K = B + 1 Pinit Kumhom ENE 434 Digital System Design and Implementation 63 Sequential Add-and-Shift Multiplier สมรรถนะของ repetitive addition multiplier แปรตาม 2 n, เม อ n เป นจ านวนบ ทของอ นพ ท ซ งใช ไม ได ในทางปฏ บ ต เม อ n ม ค ามาก Sequential add-and-shift multiplier สามารถปร บปร งสมรรถนะ ของต วค ณเลขจ านวนเต มให แปรตาม n ข นตอนการค ณ 1. ค ณแต ละบ ทของต วค ณ (b 3, b 2, b 1, b 0 ) ก บต วต ง (A) ท ละต วเพ อท จะได b 3 *A, b 2 *A, b 1 *A, b 0 *A การค ณน ท าได ด วย bitwise AND b i *A = (b i a 3, b i a 2, b i a 1, b 0 a 0 ) 2. Shift b i *A ไปทางซ าย i ต าแหน ง 3. บวกเทอม b i *A ท shift ไป แล วเข าด วยก น Pinit Kumhom ENE 434 Digital System Design and Implementation 64

33 Sequential Add-and-Shift Multiplier Initial Design 1. เปล ยนข นตอนการค ณเป น pseudocode ด งน pseudocode ท ด กว า เปล ยน while loop เป น goto Pinit Kumhom ENE 434 Digital System Design and Implementation 65 Sequential Add-and-Shift Multiplier Pinit Kumhom ENE 434 Digital System Design and Implementation 66

34 Sequential Add-and-Shift Multiplier Pinit Kumhom ENE 434 Digital System Design and Implementation 67 Sequential Add-and-Shift Multiplier Pinit Kumhom ENE 434 Digital System Design and Implementation 68

35 Sequential Add-and-Shift Multiplier Initial Design Conceptual hardware Performance analysis: T total = KT c - Worst case (multiplicand = ) (add-shift in every iteration): K = 2n Best case (multiplicand = ) (no adding in every iteration): K = n + 1 Pinit Kumhom ENE 434 Digital System Design and Implementation 69 Sequential Add-and-Shift Multiplier Refined Design 1. RT operation ในสถานะ add และ shift เป นอ สระต อก น สามารถรวมไปอย ใน สถานะเด ยวก นได โดยการน า p p + a ไปไว หล ง decision box ท าให สามารถท าแต ข น iteration ได ภายใน 1 clock 2. ใน initial design เราต องใช ต วบวกขนาด 2n บ ทเพราะ p ม ขนาด 2n บ ท แต ใน การบวก p + a น น ม การบวกจร งเพ ยง n บ ท จ งสามารถใช (n+1)-bit adder (ต องเพ มอ ก 1 บ ทเพ อรองร บการทดในบ ทส ดท าย) ในการบวกได ซ งเป นการเพ ม ประส ทธ ภาพของ data path - ใช routing network ซ บซ อน เปล อง ไม ค ม - ใช การ shift p ท ละบ ทให ตรงก บ a (ประหย ด เร ว ด ) Pinit Kumhom ENE 434 Digital System Design and Implementation 70

36 Sequential Add-and-Shift Multiplier Refined Design Conceptual hardware ปร บปร งต อได โดยใช ส วน ด านขวาของ p ในการเก บ b แทนท า Pinit Kumhom ENE 434 Digital System Design and Implementation 71 Sequential Add-and-Shift Multiplier Pinit Kumhom ENE 434 Digital System Design and Implementation 72

37 Sequential Add-and-Shift Multiplier Refined Design Pinit Kumhom ENE 434 Digital System Design and Implementation 73 Sequential Add-and-Shift Multiplier Pinit Kumhom ENE 434 Digital System Design and Implementation 74

38 Comparison of the three sequential multipliers Pinit Kumhom ENE 434 Digital System Design and Implementation 75 Synthesis Guidelines ท าตาม guidelines ส าหร บ FSM Guidelines เพ มเต ม แยกร จ สเตอร ของ FSMD ออกมาจาก combinational circuits จ าไว เสมอว า RT operation ม พฤต กรรมเป น delay-stored การใช register ภายใน decision box ควรจะต องตรวจสอบอย างถ ถ วน ต วแปรท ใช ใน Boolean expression ของอ ลกอร ธ ม ม กจะเท ยบเท า ก บ ค าต อไปของร จ สเตอร ท ใช เก บต วแปรน น Function units ม กจะเป นหน วยท ม ความซ บซ อนส งส ดของ FSMD เราอาจจ าเป นต องแยกส วนน ออกจาก combination circuit อ น ๆ ถ าจ าเป นต องการ optimization ของ FSM ภายหล ง ให แยกส วนของ control path ออกจาก data path Pinit Kumhom ENE 434 Digital System Design and Implementation 76