Department of Computer and IT Engineering University of Kurdistan. MIPS datapath (Multi-Cycle) By: Dr. Alireza Abdollahpouri

Transcription

1 Department of Compter and IT Engineering University of Krdistan IPS datapath (lti-cycle) By: Dr. Alireza Abdollahpori

2 A lti-cycle IPS processor Any instrction set can be implemented in many different ways IPS ISA Single Cycle lti-cycle Pipelined Short CPI Long CCT Long CPI Short CCT Short CPI Short CCT 2

3 A lticycle Implementation Clock Time needed Time allotted Instr Instr 2 Instr 3 Instr 4 Clock Time needed Time allotted 3 cycles 5 cycles 3 cycles 4 cycles Instr Instr 2 Instr 3 Instr 4 Time saved Single-cycle verss mlticycle instrction eection. 3

4 نگرش lticycle Datapath ر دست ر ت تعذادی هرحل ک چکتر تقسین ضذ ر یک از ایي هراحل در یک کالک اجرا هیط ذ. تذیي ترتیة ترای اجرای ر دست ر ت تعذادی کالک ک چک تر یاز خ ا ین داضت. هراحل ط ری ا تخاب هیط ذ ک کار ا جام گرفت در آ ا هتعادل تاضذ. در ر هرحل فقط از یکی از تل ک ای سخت افساری اصلی استفاد هیط د. ر دست ر تعذاد هتفا تی کالک الزم دارد. فقط ت یک حافظ یاز دارد. حافظ دسترسی داضت. فقط ت یک ALU/adder یاز دارد. ALU ویت اى استفاد و د. الثت در ر سیکل فقط هیت اى یکثار ت الثت در ر سیکل تیص از یکثار از 4

5 DR B ALUot PC A IR نگرش lticycle Datapath emory Address Data (Instr. or Data) Data Addr Register Addr Data 2 File Addr Data Data 2 ALU در ایي هعواری هقادیری ک در سیکل ای تعذی دست ر ه رد یاز ست ذ در رجیستر ائی رخیر هیط ذ. در تیج تایذ اجسای زیر ت هعواری افس د ض ذ: DR emory Data Register ALUot ALU otpt register IR Instrction Register A, B regfile read data registers 5

6 Or new adder setp We can eliminate both etra adders in a mlticycle datapath, and instead se jst one ALU, with mltipleers to select the proper inpts. A 2-to- m ALUSrcA sets the first ALU inpt to be the PC or a register. A 4-to- m ALUSrcB selects the second ALU inpt from among: the register file (for arithmetic operations), a constant 4 (to increment the PC), a sign-etended constant (for effective addresses), and a sign-etended and shifted constant (for branch targets). This permits a single ALU to perform all of the necessary fnctions. Arithmetic operations on two register operands. Incrementing the PC. Compting effective addresses for lw and sw. Adding a sign-etended, shifted offset to (PC + 4) for branches. 6

7 The mlticycle adder setp highlighted PC PC IorD em ALUSrcA Address data emory em em Data RegDst register register 2 register data Reg data data 2 Registers ALU Zero Reslt ALUOp ALUSrcB Sign etend Shift left 2 emtoreg 7

8 Eliminating a memory Similarly, we can get by with one nified memory, which will store both program instrctions and data. (a Princeton architectre) This memory is sed in both the instrction fetch and data access stages, and the address cold come from either: the PC register (when we re fetching an instrction), or the ALU otpt (for the effective address of a lw or sw). We add another 2-to- m, IorD, to decide whether the memory is being accessed for instrctions or for data. 8

9 The new memory setp highlighted PC PC IorD em ALUSrcA Address data emory em em Data RegDst register register 2 register data Reg data data 2 Registers ALU Zero Reslt ALUOp ALUSrcB Sign etend Shift left 2 emtoreg 9

10 Intermediate registers Sometimes we need the otpt of a fnctional nit in a later clock cycle dring the eection of one instrction. The instrction word fetched in stage determines the destination of the register write in stage 5. The ALU reslt for an address comptation in stage 3 is needed as the memory address for lw or sw in stage 4. These otpts will have to be stored in intermediate registers for ftre se. Otherwise they wold probably be lost by the net clock cycle. The instrction read in stage is saved in Instrction register. Register file otpts from stage 2 are saved in registers A and B. The ALU otpt will be stored in a register ALUOt. Any data fetched from memory in stage 4 is kept in the emory data register, also called DR.

11 The final mlticycle datapath Reslt Zero ALU ALUOp ALUSrcA 2 3 ALUSrcB register register 2 register data data 2 data Registers Reg Address emory em Data data Sign etend Shift left 2 PCSorce PC A 4 [3-26] [25-2] [2-6] [5-] [5-] Instrction register emory data register IR RegDst emtoreg IorD em em PC ALU Ot B

12 هسیر داد چ ذ سیکل هسیر داد چ ذ سیکل س تفا ت عوذ تا هسیرداد تک سیکل دارد: - حافظ تر اه داد ادغام ضذ است 2- تعذادی رجیستر ترای رخیر داد ای هیا ی اضاف ضذ است 3- احذ ALU ظیف هذارات جوع ک ذ )ترای هقصذ پرش هحاسث آدرس تعذی( را یس ا جام هیذ ذ 2

13 lticycle Datapath with Control PC Address data emory emdata Instrction [25 2] Instrction [2 6] Instrction [5 ] Instrction register Instrction [5 ] emory data register PCCond PC IorD Otpts em em emtoreg IR Control Op [5 ] Instrction [5 ] PCSorce ALUOp ALUSrcB 6 ALUSrcA Reg RegDst Instrction [25 ] Shift left 2 Instrction [3-26] PC [3-28] register register 2 Registers register data Sign etend data data 2 32 Shift left 2 A B ALU control Zero ALU ALU reslt Jmp address [3-] ALUOt 2 Instrction [5 ] 3

14 lticycle control nit The control nit is responsible for prodcing all of the control signals. Each instrction reqires a seqence of control signals, generated over mltiple clock cycles. This implies that we need a state machine. The datapath control signals will be otpts of the state machine. Different instrctions reqire different seqences of steps. This implies the instrction word is an inpt to the state machine. The net state depends pon the eact instrction being eected. After we finish eecting one instrction, we ll have to repeat the entire process again to eecte the net instrction. 4

15 واحد کنترل lticycle Combinational control logic... Datapath Control points... Inst Opcode... State Reg Net State در هعواری lticycle سیگ ال ای ک ترل را ویت اى فقط از ر ی تیت ای دست رالعول تذست آ رد. از ای ر از یک هاضیي FS تعذادی state state ترای طراحی احذ ک ترل استفاد هیط د. هحذ د ترای پرداز ذ فرض هیط د ک در state reg تعذی از ر ی state فعلی هقادیر ر دی تعییي هیط ذ. رخیر هیط ذ. 5

16 Finite-state machine for the control nit Op = R-type R-type eection?? R-type writeback Instrction fetch and PC increment Register fetch and branch comptation?? Op = BEQ Op = LW/SW Effective address comptation?? Branch completion Op = SW Op = LW? emory write emory read?? Register write Each bbble is a state Holds the control signals for a single cycle Note: All instrctions do the same things dring the first two cycles

17 Stage : Instrction Fetch Stage incldes two actions which se two separate fnctional nits: the memory and the ALU. Fetch the instrction from memory and store it in IR. IR = em[pc] Use the ALU to increment the PC by 4. PC = PC + 4 7

18 Stage : Instrction fetch and PC increment PC PC IorD IR = em[pc] ALUSrcA em Address data emory em em Data IR [3-26] [25-2] [2-6] [5-] [5-] RegDst register register 2 register data Reg data data 2 Registers A B ALU Zero Reslt ALUOp ALU Ot PCSorce Instrction register emory data register Sign etend Shift left 2 ALUSrcB PC = PC + 4 emtoreg 8

19 Stage control signals Instrction fetch: IR = em[pc] Signal Vale Description em from memory IorD Use PC as the memory read address IR Save memory contents to instrction register Increment the PC: PC = PC + 4 Signal Vale Description ALUSrcA Use PC as the first ALU operand ALUSrcB Use constant 4 as the second ALU operand ALUOp ADD Perform addition PC Change PC PCSorce Update PC from the ALU otpt We ll assme that all control signals not listed are implicitly set to. 9

20 Smmary of Instrction Eection Step : IF 2: ID 3: EX 4: E 5: WB Step name Instrction fetch Instrction decode/register fetch Action for R-type instrctions Action for memory-reference Action for instrctions branches IR = emory[pc] PC = PC + 4 A = Reg [IR[25-2]] B = Reg [IR[2-6]] ALUOt = PC + (sign-etend (IR[5-]) << 2) Action for jmps Eection, address ALUOt = A op B ALUOt = A + sign-etend if (A ==B) then PC = PC [3-28] II comptation, branch/ (IR[5-]) PC = ALUOt (IR[25-]<<2) jmp completion emory access or R-type Reg [IR[5-]] = Load: DR = emory[aluot] completion ALUOt or Store: emory [ALUOt] = B emory read completion Load: Reg[IR[2-6]] = DR

21 Finite-state machine for the control nit Op = R-type ALUSrcA = ALUSrcB = ALUOp = fnc R-type eection Reg = RegDst = emtoreg = R-type writeback Instrction fetch and PC increment IorD = em = IR = ALUSrcA = ALUSrcB = ALUOp = PCSorce = PC = Register fetch and branch comptation ALUSrcA = ALUSrcB = ALUOp = Op = BEQ ALUSrcA = ALUSrcB = ALUOp = PC = Zero PCSorce = Effective address comptation Branch completion Op = SW em = IorD = emory write Op = LW/SW ALUSrcA = ALUSrcB = ALUOp = emory read Register write Op = LW em = IorD = Reg = RegDst = emtoreg = 2

22 Implementing the FS This can be translated into a state table; here are the first two states. Otpt (Control signals) Crrent State Inpt (Op) Net State PC Writ e Ior D em Rea d em IR Writ e Re g Dst emt oreg Reg Writ e ALU Src A ALU Src B ALU Op PC Sorce Instr Fetch X Reg Fetch X X Reg Fetch BEQ Branch compl X X X X Reg Fetch R- type R-type eecte X X X X Reg Fetch LW/S W Comp te eff addr X X X X Yo can implement this the hard way (hardwired control). Represent the crrent state sing flip-flops or a register. Find eqations for the net state and (control signal) otpts in terms of the crrent state and inpt (instrction word). Or yo can se the easy way. the whole control signals into a memory, like a RO. This wold be mch easier, since yo don t have to derive eqations. 22

23 Control Unit (micro-program) در ک ترل ت ص رت icro program اطالعات ک ترلی در حافظ ای ه س م ت حافظ ک ترلی رخیر هیگردد. Control Unit CAR Control memory CAR: Control Address Register Control word To DataPath 23

24 Control Unit (micro-program) CAR 24

25 Control Unit (micro-program) icroprogram containing microinstrctions Label ALU control SRC SRC2 Register control emory PC control Seqencing Fetch Add PC 4 PC ALU Seq Add PC Etshft Dispatch em Add A Etend Dispatch 2 LW2 ALU Seq DR Fetch SW2 ALU Fetch Rformat Fnc code A B Seq ALU Fetch BEQ Sbt A B ALUOt-cond Fetch JUP Jmp address Fetch Dispatch Table Dispatch RO Op Opcode name Vale R-format Rformat jmp JUP beq BEQ lw em sw em Dispatch Table 2 Dispatch RO 2 Op Opcode name Vale lw LW2 sw SW2 25

26 حافظه كنترلي )كنترل به روش ریسبرنامه( 26 در کامپیوترهای پیچیده تر حافظه کنترلی ممکن است شامل خانه های تکراری باشد

27 حافظه كنترلي دو سطحي حافظه( )استفاده از نانو اگر در یک سیستن یاز تاضذ ک تعذاد تسیار زیادی سیگ ال ک ترلی ت لیذ ض د یس تعذاد سیگ ال ای ک ترلی هجسا هحذ د تعذاد کوی تاض ذ ت جای قرار دادى تواهی ایي سیگ ال ا در حافظ هیکر فقط سیگ ال ای هستقل را در یک حافظ تحت ع اى حافظ ا قرار داد در حافظ هیکر آدرس ایي سیگ ال ا)کلوات( ک ترلی را هطخص هیک ین. در ایي حالت ها دیگر تعذاد زیاد تکراری کلوات ک ترلی را در حافظ هیکر ذارین ت جای آى آدرس ای تکراری ک حافظ کوتری اضغال هیک ذ را دارین.. 2 مثال مثال 27

28 حافظه كنترلي دو سطحي )استفاده از نانو حافظه( هثال: فرض ک یذ ک در یک سیستن تعذاد 3 کلو ک ترلی را دارین. از ایي 3 تا تعذاد 6 کلو هستقل ست ذ) 24 تا تکراری ست ذ(. اگر ط ل کلوات ک ترلی 5 تیت تاضذ)تعذاد سیگ ال ای ک ترلی 5 تاضذ( خ ا ین داضت: در حالت هعو ل تذ ى استفاد از حافظ ا حجن حافظ هیکر تراتر 3*5 است در ص رت استفاد از حافظ ا حجن ایي حافظ تراتر 6*5 است. زیرا در ایي حافظ فقط قرار است ک کلوات ک ترلی هستقل غیر تکراری قرار گیر ذ. در حالت د م حافظ هیکر فقط تایذ آدرس 3 تا کلو ک ترلی ه رد یاز را از حافظ ا هطخص وایذ. ترای هطخص کردى )آدرس د ی( 6 کلو ک ترلی ت 6 تیت احتیاج دارین. چ ى سیستن ت 3 سیگ ال ک ترلی یاز دارد پس در ایي حالت حجن حافظ هیکر تراتر است تا: 3*6. هیساى صرف ج یی: = 342bits 6*3( )5*3(-)6*5 + 28

29 حافظه كنترلي دو سطحي حافظه( )استفاده از نانو یک پردازنده دارای ۱۷۵ سیگنال کنترلی و ۲۵۰ ریزدستور است. اگر ۲۰۰ ریزدستور متفاوت در این پردازنده وجود داشته باشد حجم کل حافظه واحد کنترل در صورت استفاده از حافظه نانو چقدر است الف- ب- ج- د- ۲۸۰۰۰ بیت ۳۲۰۰۰ بیت ۲۴۰۰۰ بیت ۳۷۰۰۰ بیت 29

30 Smmary A single-cycle CPU has two main disadvantages. The cycle time is limited by the worst case latency. It reqires more hardware than necessary. A mlticycle processor splits instrction eection into several stages. Instrctions only eecte as many stages as reqired. Each stage is relatively simple, so the clock cycle time is redced. Fnctional nits can be resed on different cycles. We made several modifications to the single-cycle datapath. The two etra adders and one memory were removed. ltipleers were inserted so the ALU and memory can be sed for different prposes in different eection stages. New registers are needed to store intermediate reslts. 3

31 Qestions 3