ОБРАЗАЦ ЗА ПРИЈАВУ ТЕХНИЧКОГ РЕШЕЊА

Transcription

1 ЕЛЕКТРОНСКОМ ФАКУЛТЕТУ У НИШУ ОБРАЗАЦ ЗА ПРИЈАВУ ТЕХНИЧКОГ РЕШЕЊА У складу са одредбама Правилника о поступку и начину вредновања, и квантитавном исказивању научноистраживачких резултата истраживача, који је донео Национални савет за научни и технолошки развој Републике Србије («Службени гласник РС», бр. 38/2008) достављам следеће податке. Обавезни подаци: Aутор/аутори решења: Миле Стојчев, Татјана Николић, Горан Јовановић, Емина Миловановић, Игор Миловановић Назив техничког решења: Реконфигурабилни високо-поуздани генератор псеудослучајних бројева мале потрошње Категорија техничког решења - софтвер, М85 За кога је решење рађено и у оквиру ког пројекта МНТР: Електронски факултет у Нишу, Евиденциони број пројекта Ко решење користи тј. ко је прихватио примењује решење: - Електронски факултет у Нишу за потребе даљих истраживања Година када је решење урађено: 2012 Како су резултати верификовани(од стране кога тела) - Креирањем VHDL кôда псеудослучајног генератора бројева и бенчмарк програма, путем имплементације: а) на FPGA кола из серије Spartan 3E, Virtex 4, и Virtex 6LP; и б) у ASIC дизајн на 130 nm SiGe BiCMOS технологији. Оба решења су верификована. - Резултат је верификовало Научно-наставно веће Електронског факултета у Нишу. На који начин се резултати користе Резултати се користе на два начина. Прво као soft и hard IP језгра која су од помоћи код даљих истраживања у овој области, а друго као основни градивни блокови код уграђеног самотестирања (Built In Self Test - BIST) сложених интегрисаних кола заснованих на хетерогеним језгрима.

2 Област на коју се техничко решење односи Развој језгара за самотестирање сложених хетерогених система на чипу базираних како на FPGA (Field Programmable Gate Array) тако и ASIC (Application Specific Integrated Circuit) платформама у циљу брже и ефикасније детекције грешака у раду кола и система. Проблем који се техничким решењем решава Брзо генерисање различитих секвенци псеудослучајних бројева за потребе самотестирања сложених хетерогених система на чипу (System on Chip design - SoC) намењених за процесирање сигнала код система за аквизицију података који су предвиђени за рад у реалном времену. Стање решености тог проблема у свету Проблем реализације генератора псеудослучајних бројева који се карактерише малом потрошњом енергије, а користи се за брзо самотестирање сложених хетерогених система на чипу је већ дужи временски период веома актуелан у свету, а посебно на пољу реализације управљачких система који раде у амбијентално неповољним условима, тј. подложни су утицају великог броја сметњи па је због тога неопходно да се реализују као високо-поуздани системи/кола. У том смислу из литературе је познат већи број решења која су заснована како на FPGA тако и ASIC концептима. У скорије време, имплементација FPGA технологије омогућила је да се генератори псеудослучајних бројева реализују као реконфигурабилни блокови што обезбеђује да се њихова конфигурација може врло брзо прилагодити реалним потребама дате апликације, без великог улагања у развој хардвера. До сада аутори немају сазнања да позната решења генератора псеудослучајних бројева истовремено имплементирају високу поузданост у раду, реконфигурабилност и малу потрошњу, тј. интегришу у јединствени градивни блок (IP језгро) све пртходно поменуте функције. Објашњење суштине техничког решења и детаљан опис са карактеристикама, укључујући и пратеће илустрације и техничке цртеже Велика брзина рада, висока поузданост, мала потрошња и реконфигурабилност постају доминантни пројектантски изазови у фази развоја и пројектовања генератора псеудослучајних бројева који се користе као генератори секвенци у процесу самотестирања сложених CMOS VLSI интегрисаних кола хетерогене структуре. У конкретном решењу висока поузданост у раду се постиже увођењем троструке модуларне рединдантности, TMR, тј. хардверске шеме која користи просторну редундансу. За смањење динамичке потрошње енергије, што је од изузетне важности код батеријски напајаних система, имплементирана је техника забране тактовања ( ). Уведена реконфигурабилност омогућава да се програмира и конфигурише степен примитивног полинома кога псеудослучајни генератор бројева користи. Велика брзина рада, преко 100 MHz, је постигнута у фази тестирања интегрисаних кола реализованих у субмикронској технологији. Архитектура која интегрише у јединствену структуру (IP језгро) све поменуте пројектантске захтеве названа је Fault-Tolerant Reconfigurable Low Power pseudo-random number Generator, FT_RLRG. Језгро FT_RLRG се користи код тестирања високопоузданих система имплементираних у системима за аквизицију података који раде у лошим амбијенталним условима, подложни су утицају великог броја сметњи. FT_RLRG језгро имплементирано је у FPGA и ASIC технологији. Основна намена овог дизајн решења је да се јефтином хардверском структуром мале потрошње енергије постигне брза прилагодљивост било ком стандарду (прошли, текући и будући) за потребе уграђеног самотестирања сложених интегрисаних кола која раде на високим фреквенцијама са различитим типовима примитивних полинома (текуће до 32-ог реда).

3 Структура система Глобална структура FT_RLRG језгра приказана је на слици 1. Fault tolerant TMR based system D in1 - D in4 C p1 - C p4 PRNG LFSR 1 voter 1 voted value 1 Device Under Test DUT LFSR 2 voter 2 voted value 2 LFSR 3 voter 3 voted value 3 to different building blocks into FT system LFSR_clk voting reset clk_in sel 2 generator voted output available V av generator Слика 1. Глобална структура FT_RLRG Као што се види са слике 1 структуру FT_RLRG чине следећа три градивна блока: програмабилни генератор псеудослучајних бројева (PRNG), логика за гласање (voting ) и тактни генератор ( generator). PRNG Три линеарна померачка регистра са изведеном повратном спрегом, означени као LFSR 1, LFSR 2, LFSR 3, респективно, чине структуру PRNG-а (скраћеница LFSR се односи на појам Linear Feedback Shift Register). LFSR се користи за генерисање псеудослучајне секвенце бројева. Неки од типичних карактеристичних примитивних полинома који се могу генерисати од стране LFSR-а приказани су у табели 1. Табела 1. Типови коришћених карактеристичних полинома

4 Структура реконфигурабилног LFSR-а мале потрошње је приказана на слици 2. Као што је приказано на слици 2 LFSR се састоји од две градивне целине. Конфигурациона логика је и LFSR логика from voter output D in1 C p1 D in2 C p2 sel 2 external configuration register - Ex_Din - internal configuration register - Int_D_Con - configuration registers D 0 Q 0 DF 0 D 1 Q 1 DF 1 D n-2 Q n-2 DF n-2 D n-1 Q n-1 DF n-1 CE 0 CE 1 CE n-2 CE n-1 LFSR_clk... to voter LFSR part CPU_CG D in3 C p3 D in4 C p4 configuration register - CG_Con - feedback control configuration register - FC_Con - Слика 2. Реконфигурабилни LFSR мале потрошње configuration registers Конфигурациони регистар Ex_Din се користи за унос почетне вредности на коју се поставља LFSR логика. Конфигурациони регистар Int_D_Con се користи за селекцију улазних података у D флип-флопове LFSR-а. Конфигурациони регистар CG_Con је намењен за активирање или деактивирање логике за тактовану побуду одговарајућег D флип-флопа. Конфигурационим регистром FC_Con дефинише се ред примитивног полинома. Тактни генератор Глобална структура тактног генератора приказана је на слици 3. У суштини овај градивни блок је реализован као дигитални синхрони систем који генерише сигнале са специфицираним тајмингом. Тактни генератор чине бројач модула 8, CM8, декодер типа три-у-осам, DEC 3-8, и логика за синхронизацију, TL. clk_in clk 1 clk 2 LFSR_clk to LFSR rst CM8 DEC 3:8... TL sel 2 clk 8 V av to DUT Слика 3. Блок шема тактног генератора Тајминг дијаграми најкарактеристичнијих управљачких сигнала приказани су на слици 4.

5 Слика 4. Тајминг дијаграм кључних управљачких сигнала и сигнала података Логика за гласање Чине је три идентична гласачка кола, Voter1, Voter2 и Voter3. Свако гласачко коло се састоји од 32 једно-битне гласачке ћелије. Принцип гласања се заснива на TMR концепту, тј. већинском гласању. Структура гласачке ћелије приказана је на слици 5. Слика 5. Структура гласачке ћелије Излази кола са слике 5, out, error[0] и error[1], дефинисани су следећим релацијама: Табела истинитости кола са слике 5, која се односи на излазе error[0] и error[1] је следећег облика:

6 Имплементација FT_RLRG-а Високо-поуздани реконфигурабилни псеудослучајни генератор тест секвенци мале потрошње је имплементиран у FPGA и ASIC технологијама. Перформансни резултати који се односе на оба дизајн решења су приказани у табелама 2 и 3, респективно. На слици 6 layout hard macro блока FT_RLRG имплементиран у IHP SG13S BiCMOS технологији је приказан на слици 6. FT_RLRG је имплементиран на FPGA кола из Spartan-3E серије (за коло xc3s500e-5- fg320), Virtex-4 серије (за коло xc4vsx25-12ff668), и Virtex-6LP (за коло xc6vlx75tl-1lff484). Табела 2. Имплементација FT_RLRG на FPGA кола из серија Spartan-3E, Virtex-4 и Virtex- 6LP Табела 3. Имплементација FT_RLRG на IHP SG13S BiCMOS технологији

7 CJII1Ka 6. Layout FT_RLRG-a y IHP SG13S CMOS TeXHOJTOr HjI1 KaKO je peajlh30bah H rae ce nphmellyj e, OAHOCIIO Koje cy MorynHocTH nphmehe B ~ICOK O -I1oy3,naHH pekohq)l1rypa6hj1hi1 rehepat op I1cey,noCJIY 1 -IajHHX cekbehui1 Malle I10TpOWfhe, FT_RLRG, peajih30bah je Kao soft IP je3rpo y FPGA TeXHOJIOrHjI1 11 hard IP je3rpo y A SIC TeXHOJIOmj H. IP je3rpo je OI1HCaHO y V H D L KO,ny KO,n Kora ce I1apaMeTapcKH eqmhl1we,ny)l(i-lha LFSR pen-tctpa 11 06HM CTpyKType KOJIa 3a BenHHCKO macal-be. OCTane CPYHKUl1j e Koje ce O,Ul-IOCe Ha 11360p pe,na I1pI1MI1HIBHOr I10JII1HOMa, pe,nykul1j a I10TpOWfhe ejiekrpw-ihe ehepmj e, 11 BHCOKe noy3,nahoctl1 Y pa,ny,necpi1hi1wy ce ca,np)kaj I1Ma KO HClmrypa6l1JIHl1X pernctapa Y KojHMa ce I1pOrpaMCKI1M nytem Bp llil1 y nl1c YilpaBJba'-IKe I1H cpopmaul1je. FT_RLRG je I1pBeHCTBeHO HaMel-beH 3a KOpl1Wnefhe Kao IP je3rpo cneul1 cp l1lfhe HaMeHe y CI1CTeMHMa 3a TeCTl1pafhe CJIO)l(eHI1X I1HTerpl1CaHI1X xeteporehl'ix CI1CTeMa Ha lumy KOj l1 ce yrpa1)yj y y CHCTeM HMa 3a akbi1311uhjy CHrHaJIa, a pa,ne y YCJIOBHMa r,ne ce jabjbajy CJJeKTpl1LfHe CMeTfhe BI1COKOr HI1BOa (aytom06hj1113my, Cl1CTeMI1Ma 3a ak13h3hui1jy I10,naTaKa y I1HJ()'CTPHjl1, I1T.).