FPGA генератор сигнала

Transcription

1 FPGA генератор сигнала Милан Д. Милановић Факултет техничких наука, Чачак Електротехничко и рачунарско инжењерство, модул рачунарско инжењерство, 2013/2014 Ментор рада проф. др Синиша Ранђић Апстракт Мастер рад, FPGA генератор сигнала, приказује практичну реализацију нискофреквентног генератора сигнала. Реализација представља могућност генерисања три независна типа сигнала као што су синусни сигнал, тестерасти сигнал и правоугаони сигнал. Прво је дат преглед могућности пројектовања дигиталних система, поређење различитих начина реализације и истицање предности и мана појединих решења са акцентом на примену програмабилне логике у дигиталним системима. Описани су алати за пројектовање дигиталних кола коришћени при процесу реализације овог мастер рада. Дат је кратак опис језика за опис хардвера VHDL и кратак опис развојног софтверског окружења компаније Xilinx. Приказан је значај употребе хадрверских развојних окружења у процесу пројектовања дигиталних система. Потом је дописан комплетни процес развоја и верификације FPGA генератора сигнала. Кључне речи VHDL, дигитални систем, FPGA, генератор сигнала, развојно окружење. 1 УВОД Дигитална интегрисана кола, било да су реализована у дискретној логици или су програмабилна састоје се од секвенцијалних и/или комбинационих логичких елемената. Приликом пројектовања дигиталних система једну од почетних одлука представља избор између употребе дигиталних интегрисаних кола са предефинисаним функцијама или употребе програмабилних дигиталних кола. Избор највише зависи од специфичних, конкретних захтева које дигитални систем треба да испуни. У неким случајевима избор може бити очигледан, док је у другим потребно пажљиво разматрање начина пројектовања система. У суштини постоји неколико начина реализације архитектуре дигиталних система који се могу међусобно спајати, а то су употребом дискретне логике, микропроцесора, микроконтролера или употребом програмабилних дигиталних интегрисаних кола. Сваки од наведених поседује одређене предности као и мане. Реализација дигиталног система у дискретној логици, нарочито ако је у питању систем већих размера, може често бити непрактична имајући у виду сложеност резултујућег хардвера. Уколико се пројектује дигитални систем са једноставнијим функцијама употреба дискретне логике сасвим је оправдана. Када је у питању дискретна логика често се дешава да пројектант пројектујући различите дигиталне системе из једног у други копира одређене функционалне блокове реализоване у дискретној логици. Разлог овоме је брзина развоја система као и његова поузданост, јер се користе функционални блокови који су већ коришћени и верификовани. Мана оваквог система јесте у физичком простору које ова интегрисана кола заузимају на штампаној плочи у случају компликованијег пројекта. Такође, оваквим начином пројектовања, пројекат се прилагођава одређеној специфицираној функционалности система, те је уколико се појави потреба за променом или проширивањем функционалности система неминовно је репројектовање система. Други приступ представља пројектовање дигиталних система употребом микропроцесора или микроконтролера. Њихова програмабилност заснива се на софтверски дефинисаном скупу инструкција које одговарајући програм следи како би извршио скуп потребних задатака. Обе компоненте представљају процесор опште намене пројектован тако да може обављати широк спектар задатака. Самим тим што су пројектовани како би се задовољили захтеви што више различитих задатака, може се десити да њихова архитектура није оптимизована за извршавање специфичних задатака. Велика предност микроконтролера јесте што унутар истог интегрисаног кола поседује интегрисан различит скуп периферија што знатно поједностављује пројекат крајњег уређаја укључујући и штампану плочу на којој се уређај реализује и убрзава процес развоја дигиталних система. Као што је већ наведено микроконтролер извршава задати програм инструкцију по инструкцију тј. нема могућност имплементације два или више паралелних процеса као што је то случај код дискретне логике. Једном написан и верификован софтверски код није увек лако пренети из једног микроконтролера у други, нарочито ако су у питању микроконтролери различитих произвођача. Поред прилагођавања софтверског кода, пројектант треба да обрати пажњу и на специфичност конфигурисања одређене периферије микроконтолера. Примена програмабилних дигиталних интегрисаних кола може у одређеним случајевима знатно да олакша и убрза процес пројектовања дигиталних система. Велика предност програмабилне логике огледа се у могућности лаке реконфигурације система, било променом веза сигнала или пак променом функционалних захтева које систем треба да задовољи. Такође, преношење пројекта са једног интегрисаног кола у друго у великој већини случајева састоји се од мањих измена у самој конфигурацији интегрисаног кола независно од тога да ли су то интегрисана кола од истог произвођача или не. Нажалост оваква погодност у преносу има и своју цену која је неколико пута већа него у случају примене микропроцесора, микроконтролера или дискретне логике. Важно је

2 напоменути да су и софтверски алати за развој оваквог софтвера знатно компликованији и да често захтевају употребу више независних апликација да би се генерисао документ за програмирање. Симулација пројекта изискује писање нових софтверских кодова. Изворни софтверски код може се писати или у језицима за опис хардвера као што су VHDL и Verilog или се може реализовати у виду логичке шеме система. Језици за опис хардвера могу се користити при различитим нивоима апстракције система почевши од описа архитектуре система на високом нивоу па све до описа модела који представљају једноставне функционалне компоненте система. У овом раду програмски код реализован је у потпуности применом VHDL језика за опис хардвера. VHDL представља језик за опис хардвера на високом нивоу и користи се при опису дигиталних кола која могу бити програмски реализована унутар FPGA интегрисаног кола. Развијен је осамдесетих година прошлог века када је и признат од стране Института инжењера електротехнике и електронике, IEEE (Institute of Electrical and Electronics Engineers) као стандард. Рад приказује реализацију генератора сигнала применом FPGA интегрисаног кола. Генератори сигнала представљају електронске уређаје који имају функцију генерисања напонских сигнала различитих облика, фреквенција и амплитуда. Генератори сигнала имају примену код развоја, тестирања, верификације и сервисирања других електронских уређаја. 2 РЕАЛИЗАЦИЈА FPGA ГЕНЕРАТОРА СИГНАЛА FPGA генератор сигнала реализован је на FPGA програмабилном интегрисаном колу XC3S700A из фамилије Spartan 3А произвођача Xilinx које представља саставни део развојног окружења Spartan 3A Starter kit. Пројектовању система приступило се методологијом одозго наниже тј. прво је рализована архитектура највишег ниова система те се затим приступило реализацији нижих нивоа система. Архитектура FPGA генератора сигнала приказана је на слици 1. Слика 1. Архитектура FPGA генератора сигнала. За реализацију практичног дела рада искоришћен је само део хардвера који плоча поседује. Употребљени су D/A, LCD, LE диоде, прекидачи и ротирајући енкодер. Поред наведеног развојно окружење садржи још мноштво периферија предвиђених за потребе развоја FPGA дизајна.

3 Архитектура је подељена на два логичка дела. Први део представљају периферна дигитална кола која се налазе изван FPGA програмабилног интегрисаног кола, док други део приказује тзв. унутрашњост FPGA тј. хардверске блокове који су реализовани унутар програмабилне логике. Највиши ниво представља блок A0 чија је функција прихват и повезивање дигиталних сигнала између блокова нижих нивоа. Једине везе овог блока са периферним колима која се налазе на плочи развојног окружења јесу веза ка извору сигнала такта и веза ка четири независна прекидача, на слици 1 означена у блоку A1. Сигнал такта генерише се осцилатором називне фреквенције 50MHz, на слици 1 означен је називом CLOCK. Четири прекидача представљају један део интерфејса према кориснику, Преостала три прекидача резервисана су за избор режима рада и названа су МОDE SW[2..0] тј. сигнали са три прекидача су индексирани са 0, 1 и 2 респективно. Четврти прекидач резервисан је за одабир промене амплитуде или фреквенције путем енкодера. Табела 1 приказује режиме рада генератора сигнала зависно од стања три тастера. ТАБЕЛА I. ОДАБИР РАДНОГ РЕЖИМА НА ОСНОВУ СТАЊА МОDE SW[2..0] ПРЕКИДАЧА. MODE SW0 MODE SW1 MODE SW2 Режим рада Генерисање синусног сигнала Генерисање дигиталног сигнала Генерисање тестерастог сигнала Остале комбинације прекидача Мирни радни режим Блок А6 са слике 1 представља контролу LCD екрана развојног окружења означеног са А2 тј. омогућава визуелни приказ тренутног режима рада и вредности амплитуде и фреквенције генерисаног сигнала. Ради једноставности реализације блок контроле дисплеја подељен је на два независна модула названа LCD драјвер и LCD контролер. LCD драјвер представља виши хијерархијски слој и он врши управљање модулом LCD контролера. LCD контролер представља реализацију софтверско-хардверског интерфејса према самом дисплеју који се налази на плочи развојног окружења. Бројачи представљају блок А7 на слици 1. У овом модулу реализована су два типа паралелних бројача, децимални AMP CNT и FREQ CNT, чија се вредност прослеђује модулу генератора сигнала и BCD бројачи AMP BCD[7..0] и FREQ BCD [11..0] који се прослеђују блоку LCD контроле. Као улазне сигнале овај блок прихвата сигнал такта CLOCK и сигнал са прекидача AMP-FREQ SW чије стање одређује да ли је активна промена амплитуде или фреквенције сигнала у тренутном режиму рада. Модул D/A контроле, А8, ради једноставности реализације подељен је на две функционалне целине тј. модул D/A драјвера, који представља виши хијерархијски ниво, и модула SPI контролера. Модул SPI контролера представља реализацију софтверско-хардверског интерфејса према самом D/A конвертору који се налази на плочи развојног окружења. Улога D/A конвертора је да дванаестобитну, дискретну вредност напона, примљену путем SPI комуникационог интерфејса конвертује у њен еквивалент у виду аналогног напона на његовом излазу. Пошто се вредност напона приказује као дванаестобитна, то значи да је најмањи корак промене напона који D/A конвертор може постићи на свом излазу једнак 2 12 ом делу референтног напона напајања конвертора. Развојно окружење пружа више начина конфигурације референтног напона D/A конвертора, те је за потребе реализације овог рада изабрано да референтни напон буде једнак 3,3V. Према томе најмања могућа промена напона на излазу конвертора износиће: V min 3.3V 3.3V V 800 V Модул генератора сигнала састоји се из два независна процеса. Први процес, чији је алгоритам приказан на слици 2, реализује прорачун и складиштење једне вредности одбирка сигнала који се касније прослеђује модулу D/A контроле. Зависно од активног радног режима извршава се засебан алгоритам за сваки од три типа сигнала које је могуће генерисати. У случају да је активан мирни режим рада не врши се нови прорачун, већ се претходно прорачунате вредности одбирака остављају у затеченом стању, прорачунатом у току претходног радног режима. Ако је у међувремену дошло до промене режима рада, извршење процеса се онемогућава све док корисник не потврди изабрани режим рада притиском на дугме енкодера чије се стање детектује променом стања сигнала ROT BTN. Тек након притиска дугмета ROT BTN процес наставља са даљим прорачуном вредности одбирака за изабрани радни режим. Као што је приказано у алгоритму на слици 2, за сваки од сигнала врши се процес прорачунавања вредности одбирка по различитом алгоритму. У случају синусног сигнала, сваком одбирку, прво се додаје вредност коефициента амплитуде сигнала. Вредност овог коефициента скалира се у односу на вредност амплитуде коју је задао корисник. Даље се добијена вредност одбирка множи са вредношћу која је унапред прорачуната и налази се у табели са коефициентима синусног сигнала која је смештена унутар меморије FPGA интегрисаног кола.

4 Након множења са одговарајућим коефициентом одбирка врши се додавање или одузимање прорачунате вредности од једносмерне компоненте напона која износи 1,5V. У случају позитивне полупериоде прорачуната вредност се додаје на једносмерну компоненту, а у случају негативне полупериоде сигнала врши се одузимање прорачунате вредности од једносмерне. Наредни режим рада представља генерисање тестерастог, периодичног облика сигнала. Као и код претходног радног режима, прорачун започиње одређивањем коефициента амплитуде сигнала. У наредном кораку вредност одбирка која је прорачуната на основу задате амплитуде сигнала множи се коефициентом редног броја одбирка. Пошто тестерасти сигнал карактерише степенаста промена вредности напона од најниже ка највећој, овај коефициент се увећава за један при сваком новом проласку кроз петљу процеса. Генерисање дигиталног сигнала представља најједноставнији алгоритам имплементиран унутар овог процеса. Први корак представља заједнички корак који је већ описан код претходна два случаја генерисања сигнала тј. корак прорачунавања коефициената амплитуде сигнала. Наредни корак представља множење овако добијеног одбирка са коефициентом полупериоде. Уколико је генерисани одбирак смештен у првој половини полупериоде, његова дискретна вредност множиће се коефициентом 1, док у супротном, ако се одбирак налази у другој половини полупериоде, коефициент множења је 0. Узлазна ивица сигнала такта Чекај промену ROT BTN ДА Да ли је било промене режима рада НЕ Препознавање тренутног режима рада Мирни радни режим Синусни сигнал Тестерасти сигнал Дигитални сигнал Излазак из процеса Прорачун коефициента амплитуде сигнала Прорачун коефициента амплитуде сигнала Прорачун коефициента амплитуде сигнала Множење коефициентом из синусне табеле Множење коефициентом редног броја одбирка Множење коефициентом полупериоде Додавање/одузимање од једносмерне компоненте Складиштење једног одбирка сигнала, DAC DATA [11..0] у табелу за слање модулу D/A контроле Слика 2. Алгоритам процеса прорачуна једног одбирка сигнала модула генератора сигнала. Други независни процес модула генератора сигнала јесте процес предвиђен за слање једног одбирка, из табеле прорачунате у горе описаном процесу, модулу D/A контроле. У процесу се користе и упоређују два независна бројача. Први бројач, бројач учестаности сигнала такта се увећава на сваку нову узлазну ивицу системског сигнала такта. Други бројач своју вредност преузима из унапред прорачунате табеле са вредностима за сваку учестаност коју корисник може доделити сигналу. Пошто се свака периода сигнала, независно од режима рада, приказује помоћу 125 независних одбирака, фреквенција слања података модулу D/A контроле треба бити 125 пута већа од фреквенције коју је задао корисник. Као основни корак бројања користи се бројач

5 учестаности сигнала такта на основу којег су прорачунате вредности бројача учестаности слања одбирка сигнала и смештене у табелу. Алгоритам извршења овог процеса приказан је на слици 3. Узлазна ивица сигнала такта Прорачун бројача учестаности слања одбирка сигнала Увећавање вредности бројача учестаности сигнала такта Излазак из процеса НЕ бројач учестаности сигнала такта > бројач учестаности слања одбирка сигнала ДА Ресетовање бројача учестаности сигнала такта Прослеђивање сигнала DAC DATA [11..0] модулу D/A контроле Слика 3. Приказ алгоритма процеса за слање података модулу D/A контроле. 3 РЕЗУЛТАТИ И ПРИМЕРИ ГЕНЕРИСАНИХ СИГНАЛА Одабрана су три различита типа сигнала истих амплитуда и фреквенција. За амплитуду свих генерисаних сигнала одабрано је 2V, док је фреквенција 900Hz. Oблик сигнала приказан је и измерен на дигиталном осцилоскопу DSO3202A компаније Agilent Technologies. Генерисани сигнали приказани су на слици 4. Слика 4. Синусни, тестерасти и дигитални генерисани сигнал 4 ЗАКЉУЧАК FPGA генератор сигнала реализован је на FPGA програмабилном интегрисаном колу XC3S700A из фамилије Spartan 3А произвођача Xilinx које представља саставни део развојног окружења Spartan 3A Starter kit. Сви софтверско хардверски модули реализовани су у VHDL језику за опис хардвера и међусобно повезани употребом методе инстанцирања компоненти. Реализован је генератор три типа периодичних сигнала амплитуде опсега од 100mV до 3V са кораком подешавања од 100mV и фреквенцијом опсега од 10Hz до 1kHz са кораком подешавања од 10Hz. У склопу генератора сигнала имплементиран је кориснички интерфејс где корисник интеракцијом са прекидачима и енкодером може фино подешавати параметре синусног, тестерастог или правоугаоног сигнала који жели да генерише. Повратна информација о стању система и о детекцији промена које корисник чини омогућена је употребом LCD екрана чији се садржај освежава након сваке детектоване интеракције корисника са прекидачима и/или енкодером.

6 Главни разлог овако одабраног фреквентног опсега генерисаног сигнала јесте управо избор развојног окружења на којем је пројектни задатак овог мастер рада реализован. Развојна окружења у великој већини случајева праве се да би будућим корисницима специфичног интегрисаног кола пружила могућност верификације и тестирања што већег броја функција интегрисаног кола. У суштини, у томе се и огледа њихова главна примена. Развојни системи требају имати примену кориснику током фазе развоја, где ће корисник верификовати хардверско софтверске функције од важности и онда, када је сигуран да је реализовани дизајн потпуно функционалан и верификован пројектовати сопствени систем који ће као референтни корисити модуле реализоване на плочи развојног окружења. Уређај реализован у оквиру овог мастер рада користи мање од петине расположивих хардверских ресурса које пружа развојни систем и отприлике незнатно више од једне трећине расположивих ресурса FPGA интегрисаног кола. Користе се D/A конвертор, енкодер, прекидачи и LCD. Избор периферије D/A конвертора на развојном окружењу директно је утицао на горњу границу фреквентног опсега сигнала који се могу генерисати. На плочи развојног окружења комуникација са конвертором реализована је серијски, чиме се максимална фреквенција генерисаног сигнала смањује више редова величине. Такође, интерна реализација интегрисаног кола D/A конвертора захтева одређени временски интервал паузе између слања два сукцесивна одбирка дискретног сигнала који додатно снижава максималну могућу фреквенцију сигнала. Као значајно побољшање FPGA генератора сигнала била би имплементација D/A конвертора са паралелном комуникацијом као што су AD97xx, или AD54xx компаније Analog Devices или пак LTC1657, LTC2757 компаније Linear Technology. Употребом неког од наведених D/A конвертора максимална фреквенција коју би сигнал генератор могао генерисати повећала би се за неколико редова величине у односу на садашњу реализацију. За реализацију оваквог побољшања система било би неопходно ново пројектовање дигиталног система. Још једно од могућих побољшања система представља имплементација RS-232, USB или Еthernet серијске комуникације са персоналним рачунаром. Оваквом надоградњом система могао би се целокупни кориснички интерфејс пренети на рачунар или пак омогућити контрола генератора сигнала путем локалне рачунарске мреже. ЛИТЕРАТУРА [1] I. Grout, Digital Systems Design with FPGAs, Elsevier Ltd, Burlington USA, 2008, pp [2] Electronics tutorials - [3] K. Parnell, N. Mehta, Programmable Logic Design Quick Start Handbook, Xilinx Inc, 2004, pp. 1-20, [4] C. Maxfield, FPGAs World Class Designs, Elsevier Ltd, Burlington USA, 2009, pp. 1-44, [5] G. R. Smith, FPGAs 101 Everything you need to know to get started, Elsevier Ltd, Burlington USA, 2010, pp [6] FPGA Center Web portal - [7] P. Wilson, Design Recipes for FPGAs, Elsevier Ltd, Burlington USA, 2007, pp. 1-29, [8] B. Zeidman, Designing With FPGAs and CPLDs, CMP Books, USA, 2002, pp. 1-51, [9] T. Huffmire and others, Handbook of FPGA Design Security, Springer Science, 2010, pp [10] Xilinx Web Portal - [11] Spartan-3A FPGA Family Datasheet, Xilinx Inc, [12] Spartan-3 Generation FPGA User Guide, Xilinx Inc, [13] P. P. Chu, FPGA Prototyping by VHDL Examples, John Wiley & Sons, 2008, pp [14] Spartan-3A/3AN FPGA Starter Kit Board User Guide,, Xilinx Inc, [15] D. L. Perry, VHDL Programming by Example, McGraw-Hill, 2002, pp [16] W. Kafig, VHDL Everything you need to know to get started, Elsevier Ltd, Burlington USA, 2011, pp. 1-18, [17] Samsung S6A0069 LCD Driver Datasheet, Samsung, [18] LTC2624 D/A Converter Datasheet, Linear Technology, 2004.