Vivado Design Suite プロパティリファレンスガイド. UG912 (v2012.3) 2012 年 11 月 16 日

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1 Vivado Design Suite プロパティリファレンスガイド

2 Notice of Disclaimer The information disclosed to you hereunder (the Materials ) is provided solely for the selection and use of Xilinx products.to the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.you may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: Copyright 2012 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.all other trademarks are the property of their respective owners. 本資料は英語版 (v2012.3) を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください この資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせください いただきましたご意見を参考に早急に対応させていただきます なお このメールアドレスへのお問い合わせは受け付けておりません あらかじめご了承ください 改訂履歴 次の表に この文書の改訂履歴を示します 日付バージョン改訂内容 2012 年 9 月 4 日 初版 2012 年 11 月 16 日 ASYNC_REG の説明をアップデート 詳細は 第 2 章の ASYNC_REG を参照してください プロパティリファレンスガイド japan.xilinx.com 2

3 目次 第 1 章 : 概要このガイドの概要 PDF 資料からの構文およびコード例のコピー 第 2 章 : Vivado Design Suite プロパティプロパティ情報 含まれるプロパティ ASYNC_REG BEL CLOCK_DEDICATED_ROUTE COMPATIBLE_CONFIG_MODES DCI_CASCADE DIFF_TERM DONT_TOUCH DRIVE HIODELAY_GROUP HLUTNM IN_TERM INTERNAL_VREF IOB IODELAY_GROUP IOSTANDARD KEEP_HIERARCHY LOC LUTNM MARK_DEBUG PACKAGE_PIN PROHIBIT SLEW VCCAUX_IO 付録 A : その他のリソースザイリンクスリソース ソリューションセンター リファレンス プロパティリファレンスガイド japan.xilinx.com 3

4 第 1 章 概要 このガイドの概要 このガイドでは ザイリンクス Vivado Design Suite で使用可能なプロパティについて説明します 含まれる内容は次のとおりです 第 1 章 概要 第 2 章 Vivado Design Suite プロパティ 各 Vivado Design Suite プロパティ 説明 サポートアーキテクチャ 適用可能エレメント 値 構文例 (Verilog VHDL XDC) デザインで影響のある手順 付録 A その他のリソース のザイリンクスサポートウェブサイトから入手可能なリソースおよび資料 PDF 資料からの構文およびコード例のコピー 重要 : 本書からコードに構文またはコード例をコピーする前に このセクションを注意してお読みください 本書には 構文およびコード例が多く含まれ コードにプロパティを挿入できるようになっています これらのコピーを PDF から直接コードにコピーする場合 次のような問題があります PDF 資料の改行マークが例に挿入されてしまい コードでエラーの原因となります 次のページにまたがるような例をコピーすると PDF のヘッダーおよびフッター情報も一緒にコピーされてしまい エラーの原因となります これらの問題を回避するには ASCII テキストエディターで例を編集して 不必要なマーカーや情報を削除してから コードに貼り付けるようにしてください 改行がなかったり ページをまたいだりしないような短い例の場合 この処理は無視できます プロパティリファレンスガイド japan.xilinx.com 4

5 第 2 章 Vivado Design Suite プロパティ プロパティ情報 本章では ザイリンクス Vivado Design Suite プロパティに関する情報を示します 各プロパティの記述には 該当する説明がある場合は次が含まれます 主な使用方法を含むプロパティの説明 プロパティのサポートされるアーキテクチャ プロパティに適用可能なエレメント プロパティに使用可能な値 構文例 (Verilog, VHDL XDC など ) 影響のある処理 その他のプロパティへの参照 含まれるプロパティ ASYNC_REG BEL CLOCK_DEDICATED_ROUTE COMPATIBLE_CONFIG_MODES DCI_CASCADE DIFF_TERM DONT_TOUCH DRIVE HIODELAY_GROUP HLUTNM IN_TERM INTERNAL_VREF IOB IODELAY_GROUP IOSTANDARD KEEP_HIERARCHY プロパティリファレンスガイド japan.xilinx.com 5

6 含まれるプロパティ LOC LUTNM MARK_DEBUG PACKAGE_PIN PROHIBIT SLEW VCCAUX_IO プロパティリファレンスガイド japan.xilinx.com 6

7 ASYNC_REG ASYNC_REG ASYNC_REG では 次が指定されます ソースクロックに接続された D 入力ピンに非同期データをレジスタが受信できます または レジスタが同期チェーン内の同期レジスタになります シミュレーション中にタイミング違反が発生すると デフォルトではレジスタエレメントから X または未知のステート (1 でも 0 でもない値 ) が出力されます この場合 エレメントの駆動するものすべての入力が X と表示され 未知のステートになります この状態のままにしておくと デザインの大きなセクションが未知になったり シミュレータでこのステートから回復できないことがあります ASYNC_REG では タイミング違反が発生しても最後の既知の値を出力するようにレジスタを編集します ASYNC_REG を指定すると 最適化 配置 配線にも影響し メタステーブルになる可能性のある MTBF ( 平均故障間隔 ) が改善されます ASYNC_REG を指定すると 配置ツールで非同期チェーンのフリップフロップ同士が近くに配置され MTBF を最長にできます 直接接続された ASYNC_REG 付きのレジスタは 互換性のある制御セットが含まれ レジスタ数がスライスの使用可能なリソース数を超えない場合 グループ化されて 1 つのスライスに一緒に配置されます X-Ref Target - Figure 2-1 図 2-1 : クロックドメインの同期 プロパティリファレンスガイド japan.xilinx.com 7

8 ASYNC_REG 次は 7 ページの図 2-1 に示す 2 ステージシンクロナイザーの Verilog 例です レジスタは 別のクロックドメインからの値を同期します ASYNC_REG プロパティは 値 TRUE でシンクロナイザーステージに適用されます (* ASYNC_REG = "TRUE" *) reg sync_0, sync_1; clk) begin sync_1 <= sync_0; sync_0 <= en;... ASYNC_REG プロパティを使用すると レジスタがグループ化されるので できるだけ近くに配置することができます X-Ref Target - Figure 2-2 アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) 値 レジスタ (FD FDCE FDPE FDRE FDSE) FALSE ( デフォルト ) 図 2-2 : レジスタのグループ化 レジスタは最適化で削除されるか SRL DSP または RAMB などのブロックに吸収されます 特定のシミュレーション 配置 配線規則は適用されません プロパティリファレンスガイド japan.xilinx.com 8

9 ASYNC_REG TRUE 構文 レジスタは同期チェーンの一部で インプリメンテーション中も保持され チェーンのその他のレジスタの近くに配置されて MTBF レポートに使用されます 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性はレジスタのインスタンシエーションまたは reg 宣言の直前に配置します (* ASYNC_REG = "{TRUE FALSE}" *) Verilog の構文例 // Designates sync_regs as receiving asynchronous data (* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs; VHDL 構文 VHDL 属性は次のように宣言します attribute ASYNC_REG : string; VHDL 属性を次のように指定します attribute ASYNC_REG of name: label is "{TRUE FALSE}"; name は 次のどちらかになります インスタンシエート済みレジスタのインスタンス名 または レジスタに推論される宣言済みの信号 VHDL の構文例 attribute ASYNC_REG : string; signal sync_regs : std_logic_vector(2 downto 1); -- Designates sync_regs as receiving asynchronous data attribute ASYNC_REG of sync_regs: label is "TRUE"; XDC 構文 set_property ASYNC_REG value [get_cells instance_name] instance_name はレジスタインスタンスです XDC の構文例 # Designates sync_regs as receiving asynchronous data set_property ASYNC_REG TRUE [get_cells sync_regs*] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます プロパティリファレンスガイド japan.xilinx.com 9

10 ASYNC_REG 影響のある処理 launch_xsim synth_design place_design route_design phys_opt_design power_opt_design report_drc write_verilog write_vhdl プロパティリファレンスガイド japan.xilinx.com 10

11 BEL BEL BEL ではレジスタまたは LUT のスライス内での特定の配置を指定します 通常 LOC プロパティと一緒に使用して レジスタまたは LUT の正確な配置を指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) 値 レジスタ (FD FDCE FDPE FDRE FDSE) LUT (LUT1 LUT2 LUT3 LUT4 LUT5 LUT6 LUT6_2) SRL (SRL16E SRLC32E) LUTRAM (RAM32X1D RAM32X1S RAM64X1S) BEL のサイト名 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性は LUT またはレジスタのインスタンシエーション直前に配置します 推論されたレジスタの SRL または LUTRAM の reg 宣言前に配置することもできます (* BEL = "site_name" *) Verilog の構文例 // Designates placed_reg to be placed in FF site A5FF (* BEL = "A5FF" *) reg placed_reg; VHDL 構文 VHDL 属性は次のように宣言します attribute BEL : string; インスタンシエート済みインスタンスの場合は 次のように指定します attribute BEL of instance_name : label is "site_name"; instance_name は LUT SRL LUTRAM などのインスタンシエート済みレジスタのインスタンス名です プロパティリファレンスガイド japan.xilinx.com 11

12 BEL VHDL の構文例 -- Designates instantiated register instance placed_reg to be placed in FF site A5FF attribute BEL of placed_reg : label is "A5FF"; 推論済みインスタンスの場合 VHDL 属性は次のように指定します attribute BEL of signal_name : signal is "site_name"; signal_name は LUT SRL LUTRAM などの推論済みレジスタの信号名です VHDL の構文例 -- Designates instantiated register instance placed_reg to be placed in FF site A5FF attribute BEL of placed_reg : signal is "A5FF"; XDC 構文 set_property BEL site_name [get_cells instance_name] instance_name はレジスタ LUT SRL または LUTRAM インスタンスです XDC の構文例 # Designates placed_reg to be placed in FF site A5FF set_property BEL A5FF [get_cells placed_reg] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 デザインのフロアプラン place_design 関連項目 LOC プロパティリファレンスガイド japan.xilinx.com 12

13 CLOCK_DEDICATED_ROUTE CLOCK_DEDICATED_ROUTE CLOCK_DEDICATED_ROUTE を使用すると クロックソースがそのロードクロックバッファーに比べて不適切な箇所に配置されている場合に クロック配置の DRC をエラーから警告に変更できます 注意 : CLOCK_DEDICATED_ROUTE を False にすると クロック遅延に問題が出て 潜在的なタイミングおよびその他の問題が発生することがあります アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ネット (get_nets) 値 グローバルクロックバッファー (BUFG BUFGCE BUFGMUX BUGCTRL) の入力に接続されたネット TRUE FALSE BACKBONE 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 該当なし VHDL 構文 該当なし XDC 構文 set_property CLOCK_DEDICATED_ROUTE value [get_nets net_name] net_name は グローバルクロックバッファーの入力に接続された信号名です XDC の構文例 # Designates clk_net to have relaxed clock placement rules set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net] プロパティリファレンスガイド japan.xilinx.com 13

14 CLOCK_DEDICATED_ROUTE 影響のある処理 place_design DRC プロパティリファレンスガイド japan.xilinx.com 14

15 COMPATIBLE_CONFIG_MODES COMPATIBLE_CONFIG_MODES COMPATIBLE_CONFIG_MODES では どのコンフィギュレーションモードをピン割り当ておよび適切な DRC メッセージに使用するかを指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント デザイン (current_design) 値 Slave Serial Slave Serial Mode Master Serial Master Serial Mode Slave SelectMap x8 Slave SelectMAP Mode, 8-bit width Master SelectMap x8 Master SelectMAP Mode, 8-bit width JTAG/Boundary Scan (default) Boundary Scan Mode Master SelectMap x16 Master SelectMAP Mode, 16-bit width Slave SelectMap x32 Slave SelectMAP Mode, 32-bit width Slave SelectMap x16 Slave SelectMAP Mode, 16-bit width Master SPI x1 Serial Peripheral Interface, 1-bit width Master SPI x2 Serial Peripheral Interface, 2-bit width Master SPI x4 Serial Peripheral Interface, 4-bit width Master BPI-Up x8 Byte Peripheral Interface (Parallel NOR), 8-bit width Master BPI-Up x16 Byte Peripheral Interface (Parallel NOR), 8-bit width プロパティリファレンスガイド japan.xilinx.com 15

16 COMPATIBLE_CONFIG_MODES 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 該当なし VHDL 構文 該当なし XDC 構文 set_property COMPATIBLE_CONFIG_MODES {value(s)} [current_design] 複数のコンフィギュレーションモード値を指定可能 XDC の構文例 # Specify using Configuration Mode Serial Peripheral Interface, 4-bit width set_property COMPATIBLE_CONFIG_MODES {{Master SPI x4}} [current_design] 影響のある処理 I/O 配置 place_design DRC プロパティリファレンスガイド japan.xilinx.com 16

17 DCI_CASCADE DCI_CASCADE DCI_CASCADE では どの隣接バンクが DCI カスケード機能を使用するかを指定し 基準抵抗がマスターバンクと共有されます DCI_CASCADE ではマスターバンク およびこの機能の関連するすべてのスレーブバンクを指定します アーキテクチャサポート Kintex -7 デバイス Virtex -7 デバイス 大型 Zynq デバイス (XCZ030 および XC7Z045) 適用可能エレメント I/O バンク (get_iobanks) 値 High Performance (HP) バンクタイプ 有効な High Performance (HP) バンク番号 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 該当なし VHDL 構文 該当なし XDC 構文 set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank] slave_banks はスレーブバンクのバンク番号のリストです master_bank は指定されたマスターバンクのバンク番号です XDC の構文例 # Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slaves set_property DCI_CASCADE {15 16} [get_iobanks 14] プロパティリファレンスガイド japan.xilinx.com 17

18 DCI_CASCADE 影響のある処理 I/O 配置 place_design DRC write_bitstream report_power 関連項目 DCI_VALUE プロパティリファレンスガイド japan.xilinx.com 18

19 DIFF_TERM DIFF_TERM DIFF_TERM では 差動入力および双方向バッファーで使用される差動終端を指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ポート (get_ports) 差動入力バッファーに接続された入力ポートまたは双方向ポート セル (get_cells) 値 差動入力または双方向バッファー ( すべての IBUFDS および IOBUFDS) FALSE ( デフォルト ) 差動終端はディスエーブルになります TRUE 構文 差動終端はイネーブルになります 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 DIFF_TERM を設定するには インスタンシエート済み差動バッファーに DIFF_TERM パラメーターを割り当てます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください Verilog の構文例 次の例では clk_ibufds という IBUFDS インスタンスで差動終端をイネーブルにしています // IBUFDS:Differential Input Buffer // Virtex-7 // Xilinx HDL Language Template, version IBUFDS #(.DIFF_TERM("TRUE"), // Differential Termination プロパティリファレンスガイド japan.xilinx.com 19

20 DIFF_TERM VHDL 構文.IBUF_LOW_PWR("TRUE"), // Low power="true", Highest performance="false".iostandard("default") // Specify the input I/O standard ) clk_ibufds (.O(clk), // Buffer output.i(clk_p), // Diff_p buffer input (connect directly to top-level port).ib(clk_n) // Diff_n buffer input (connect directly to top-level port) ); // End of clk_ibufds instantiation DIFF_TERM を設定するには インスタンシエート済み差動バッファーに DIFF_TERM ジェネリックを割り当てます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください VHDL の構文例 次の例では clk_ibufds という IBUFDS インスタンスで差動終端をイネーブルにしています -- IBUFDS:Differential Input Buffer -- Virtex-7 -- Xilinx HDL Language Template, version clk_ibufds :IBUFDS generic map ( DIFF_TERM => TRUE, -- Differential Termination IBUF_LOW_PWR => TRUE, -- Low power (TRUE) vs. performance (FALSE) setting for referenced I/O standards IOSTANDARD => "DEFAULT") port map ( O => clk, -- Buffer output I => CLK_p, -- Diff_p buffer input (connect directly to top-level port) IB => CLK_n -- Diff_n buffer input (connect directly to top-level port) ); -- End of clk_ibufds instantiation XDC 構文 set_property DIFF_TERM TRUE [get_ports port_name] port_name は差動バッファーに接続される入力ポートまたは双方向ポートです XDC の構文例 # Enables differential termination on port named CLK_p set_property DIFF_TERM TRUE [get_ports CLK_p] その他の XDC の構文例 このプロパティは バッファーインスタンスに適用できます set_property DIFF_TERM TRUE [get_cells instance_name] instance_name は入力または双方向差動バッファーインスタンスです プロパティリファレンスガイド japan.xilinx.com 20

21 DIFF_TERM # Enables differential termination on buffer instance clk_ibufds set_property DIFF_TERM TRUE [get_ports clk_ibufds] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 I/O 配置 [Report Noise] [Report Power] 関連項目 7 シリーズライブラリガイド (HDL 用 ) (UG768) IBUFDS IBUFDS_INTERMDISABLE IBUFDS_DIFF_OUT IBUFDS_DIFF_OUT_IBUFDISABLE IBUFDS_DIFF_OUT_INTERMDISABLE IOBUFDS IOBUFDS_DCIEN IOBUFDS_DIFF_OUT IOBUFDS_DIFF_OUT_DCIEN IOBUFDS_DIFF_OUT_INTERMDISABLE ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 21

22 DONT_TOUCH DONT_TOUCH DONT_TOUCH は ユーザー階層またはインスタンシエート済みコンポーネントを最適化しないように指定するもので これにより最適化がバウンダリを超えて実行されないようになります これでフロアプラン 解析 デバッグがしやすくなりますが 最適化が抑止されるので デザインが大きく 遅くなってしまうことがあります 推奨 : DONT_TOUCH が適用されているモジュールインスタンスの出力すべてにレジスタを付けます この属性は 合成前に適用すると最も効果的です アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) 値 ユーザー定義のインスタンス FALSE ( デフォルト ) 階層を超えて最適化されます TRUE 構文 最適化が階層バウンダリを超えないようになり 階層が保持されます 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します (* DONT_TOUCH = "{TRUE FALSE}" *) Verilog の構文例 // Preserve the hierarchy of instance CLK1_rst_sync (* DONT_TOUCH = "TRUE" *) reset_sync #(.STAGES(5) ) CLK1_rst_sync (.RST_IN(RST ~LOCKED),.CLK(clk1_100mhz),.RST_OUT(rst_clk1) ); プロパティリファレンスガイド japan.xilinx.com 22

23 DONT_TOUCH VHDL 構文 VHDL 属性は次のように宣言します attribute DONT_TOUCH : string; VHDL 属性は次のように指定します attribute DONT_TOUCH of name: label is "{TRUE FALSE}"; name はユーザー定義のインスタンスの名前です VHDL の構文例 attribute DONT_TOUCH : string; -- Preserve the hierarchy of instance CLK1_rst_sync attribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE"; CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 ); XDC 構文 set_property DONT_TOUCH {TRUE FALSE} [get_cells instance_name] instance_name はレジスタインスタンスです XDC の構文例 # Preserve the hierarchy of instance CLK1_rst_sync set_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync] 影響のある処理 synth_design opt_design phys_opt_design フロアプラン プロパティリファレンスガイド japan.xilinx.com 23

24 DRIVE DRIVE DRIVE は プログラマブル出力駆動電流をサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し 出力バッファーの駆動電流を ma で指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ポート (get_ports) 接続された出力ポートまたは双方向ポート セル (get_cells) 値 整数値 : 出力バッファー ( すべての OBUF) 12 ( デフォルト ) 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 I/O バッファーを推論する際にこの属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* DRIVE = "{ }" *) Verilog の構文例 // Sets the drive strength on the STATUS output port to 2 ma (* DRIVE = "2" *) output STATUS, プロパティリファレンスガイド japan.xilinx.com 24

25 DRIVE その他の Verilog の構文例 出力または双方向バッファーがインスタンシエートされる場合 インスタンシエート済み出力バッファーに DRIVE パラメーターを割り当てると DRIVE を設定できます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください 次の例では status_obuf という名前の OBUF インスタンスに駆動電流を 2mA 設定しています // OBUF:Single-ended Output Buffer // Virtex-7 // Xilinx HDL Language Template, version OBUF #(.DRIVE(2), // Specify the output drive strength.iostandard("default"), // Specify the output I/O standard.slew("slow") // Specify the output slew rate ) status_obuf (.O(STATUS), // Buffer output (connect directly to top-level port).i(status_int) // Buffer input ); // End of status_obuf instantiation VHDL 構文 I/O バッファーを推論する際にこの属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute DRIVE : integer; VHDL 属性は次のように指定します attribute DRIVE of port_name : signal is value; port_name は最上位出力ポートです VHDL の構文例 STATUS : out std_logic; attribute DRIVE : integer; -- Sets the drive strength on the STATUS output port to 2 ma attribute DRIVE of STATUS : signal is 2; その他の VHDL の構文例 出力または双方向バッファーがインスタンシエートされる場合 インスタンシエート済み出力バッファーに DRIVE ジェネリックを割り当てると DRIVE を設定できます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 25

26 DRIVE 次の例では status_obuf という OBUF インスタンスの駆動電流を 2 ma に設定しています -- OBUF:Single-ended Output Buffer -- Virtex-7 -- Xilinx HDL Language Template, version status_obuf :OBUF generic map ( DRIVE => 2, IOSTANDARD => "DEFAULT", SLEW => "SLOW") port map ( O => STATUS, -- Buffer output (connect directly to top-level port) I => status_int -- Buffer input ); -- End of status_obuf instantiation XDC 構文 set_property DRIVE value [get_ports port_name] port_name は出力または双方向ポートです XDC の構文例 # Sets the drive strength of the port STATUS to 2 ma set_property DRIVE 2 [get_ports STATUS] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 I/O 配置 [Report Noise] [Report Power] 関連項目 7 シリーズライブラリガイド (HDL 用 ) (UG768) OBUF OBUFT IOBUF IOBUF_DCIEN IOBUF_INTERM_DISABLE ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 26

27 HIODELAY_GROUP HIODELAY_GROUP HIODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY または ODELAY インスタンスと一緒のグループにし 配置および複製が適切に行われるようにするプロパティです HIODELAY_GROUP と IODELAY_GROUP の相違点 HIODELAY_GROUP は各階層ごとに独自のものです HIODELAY_GROUP は 次の場合に使用します IDELAYCTRL を含むモジュールに複数のインスタンスが含まれることが予測される場合 および その他の論理階層では そのインスタンスと IDELAY または ODELAY インスタンスを一緒のグループにする予定がない場合 アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) 値 IDELAY ODELAY または IDELAYCTRL インスタンス 指定したグループ名 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性は IDELAY ODELAY または IDELAYCTRL のインスタンシエーション直前に配置します (* HIODELAY_GROUP = "value" *) Verilog の構文例 // Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL // IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control // Virtex-7 // Xilinx HDL Language Template, version (* HIODELAY_GROUP = DDR_INTERFACE *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL IDELAYCTRL DDR_IDELAYCTRL_inst (.RDY(), // 1-bit output:ready output プロパティリファレンスガイド japan.xilinx.com 27

28 HIODELAY_GROUP VHDL 構文.REFCLK(REFCLK), // 1-bit input:reference clock input.rst(1 b0) // 1-bit input:active high reset input ); // End of DDR_IDELAYCTRL_inst instantiation VHDL 属性は次のように宣言します attribute HIODELAY_GROUP : string; インスタンシエート済みインスタンスの場合は 次のように指定します attribute HIODELAY_GROUP of instance_name : label is "group_name"; instance_name はインスタンシエート済みの IDELAY ODELAY または IDELAYCTRL のインスタンス名です VHDL の構文例 // Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL attribute HIODELAY_GROUP :STRING; attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE"; begin -- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version DDR_IDELAYCTRL_inst :IDELAYCTRL port map ( XDC 構文 RDY => open, -- 1-bit output:ready output REFCLK => REFCLK, -- 1-bit input:reference clock input RST => bit input:active high reset input ); -- End of DDR_IDELAYCTRL_inst instantiation set_property HIODELAY_GROUP group_name [get_cells instance_name] instance_name は IDELAY ODELAY または IDELAYCTRL のインスタンス名です XDC の構文例 # Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL set_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 place_design プロパティリファレンスガイド japan.xilinx.com 28

29 HIODELAY_GROUP 関連項目 IODELAY_GROUP 7 シリーズライブラリガイド (HDL 用 ) (UG768) IDELAYCTRL IDELAYE2 ODELAYE2 ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 29

30 HLUTNM HLUTNM HLUTNM では 互換性のある入力を含む 2 つの LUT5 SRL16 または LUTRAM コンポーネントを同じ LUT6 サイトに配置するよう指定できます 各階層ごとに HLUTNM ペアを指定します 2 つ共が同じグループ名で互換性のあるインスタンスタイプである必要があります HLUTNM と LUTNM の相違点 HLUTNM は各階層ごとに独自のものです 一緒のグループにする LUT コンポーネントを含むモジュールに複数インスタンスが含まれる場合は HLUTNM を使用します 別の階層にある 2 つの LUT コンポーネントを一緒のグループにする場合は LUTNM を使用します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) LUT (LUT1 LUT2 LUT3 LUT4 LUT5) SRL (SRL16E) LUTRAM (RAM32X1D RAM32X1S) 値 一意のグループ名 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性を LUT のインスタンシエーション直前に配置します Verilog 属性は 同じ論理階層のペアで使用する必要があります (* HLUTNM = "group_name" *) Verilog の構文例 // Designates state0_inst to be placed in same LUT6 as state1_inst // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version プロパティリファレンスガイド japan.xilinx.com 30

31 HLUTNM VHDL 構文 (* HLUTNM = "LUT_group1" *) LUT5 #(.INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst (.O(state_out[0]), // LUT general output.i0(state_in[0]), // LUT input.i1(state_in[1]), // LUT input.i2(state_in[2]), // LUT input.i3(state_in[3]), // LUT input.i4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version (* HLUTNM = "LUT_group1" *) LUT5 #(.INIT(32'h ) // Specify LUT Contents ) state1_inst (.O(state_out[1]), // LUT general output.i0(state_in[0]), // LUT input.i1(state_in[1]), // LUT input.i2(state_in[2]), // LUT input.i3(state_in[3]), // LUT input.i4(state_in[4]) // LUT input ); // End of state1_inst instantiation VHDL 属性は次のように宣言します attribute HLUTNM : string; インスタンシエート済みインスタンスの場合は 次のように指定します attribute HLUTNM of instance_name : label is "group_name"; instance_name は LUT1 LUT2 LUT3 LUT4 LUT5 SRL16 または LUTRAM インスタンスです VHDL 属性は 同じ論理階層のペアで使用する必要があります VHDL の構文例 -- Designates state0_inst to be placed in same LUT6 as state1_inst attribute HLUTNM : string; attribute HLUTNM of state0_inst : label is "LUT_group1"; attribute HLUTNM of state1_inst : label is "LUT_group1"; begin -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version state0_inst :LUT5 generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input プロパティリファレンスガイド japan.xilinx.com 31

32 HLUTNM XDC 構文 I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version State1_inst :LUT5 generic map ( INIT => X" ") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation set_property HLUTNM group_name [get_cells instance_name] instance_name は LUT1 LUT2 LUT3 LUT4 LUT5 SRL16 または LUTRAM インスタンスです XDC の構文例 # Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst set_property HLUTNM LUT_group1 [get_cells state0_inst] set_property HLUTNM LUT_group1 [get_cells state1_inst] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 place_design 関連項目 LUTNM プロパティリファレンスガイド japan.xilinx.com 32

33 IN_TERM IN_TERM IN_TERM では キャリブレートされていない入力終端のインピーダンス値を指定します IN_TERM は High Range (HR) バンク入力でのみサポートされます High Performance (HP) バンクの入力の場合 オンチップ終端の DCI (Digital Controlled Impedance) 回路を使用します アーキテクチャサポート すべてのアーキテクチャ (High Range (HR) バンク入力でのみ ) 適用可能エレメント ポート (get_ports) 接続された入力ポートまたは双方向ポート セル (get_cells) 値 入力バッファー ( すべての IBUF) NONE ( デフォルト ) UNTUNED_SPLIT_25 UNTUNED_SPLIT_50 UNTINED_SPLIT_75 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 この属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* IN_TERM = "{NONE UNTUNED_SPLIT_25 UNTUNED_SPLIT_50 UNTUNED_SPLIT_75}" *) Verilog の構文例 // Sets an on-chip input impedance of 50 Ohms to input ACT5 (* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5, VHDL 構文 この属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute IN_TERM : string; プロパティリファレンスガイド japan.xilinx.com 33

34 IN_TERM VHDL 属性は次のように指定します attribute IN_TERM of port_name : signal is value; port_name は最上位出力ポートです VHDL の構文例 ACT5 : in std_logic; attribute IN_TERM : string; -- Sets an on-chip input impedance of 50 Ohms to input ACT5 attribute IN_TERM of ACT5 : signal is UNTUNED_SPLIT_50 ; XDC 構文 set_property IN_TERM value [get_ports port_name] port_name は出力または双方向ポートです XDC の構文例 # Sets an on-chip input impedance of 50 Ohms to input ACT5 set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 I/O 配置 ノイズのレポート 消費電力のレポート 関連項目 DCI_VALUE プロパティリファレンスガイド japan.xilinx.com 34

35 INTERNAL_VREF INTERNAL_VREF INTERNAL_VREF は バンクの内部レギュレーターの使用を指定して 基準電圧を必要とする規格の電圧基準を提供します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント I/O バンク (get_iobanks) 値 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 該当なし VHDL 構文 該当なし XDC 構文 set_property INTERNAL_VREF {value} [get_iobanks bank] value は基準電圧値です XDC の構文例 # Designate Bank 14 to have a reference voltage of 0.75 Volts set_property INTERNAL_VREF 0.75 [get_iobanks 14] プロパティリファレンスガイド japan.xilinx.com 35

36 INTERNAL_VREF 影響のある処理 I/O 配置 place_design DRC report_power プロパティリファレンスガイド japan.xilinx.com 36

37 IOB IOB IOB では 入力または出力ロジックにレジスタを配置するように指定して I/O タイミングを改善できます アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ポート (get_ports) レジスタに接続されるポートすべて セル (get_cells) 最上位ポートに直接接続されるレジスタ 値 FALSE ( デフォルト ) TRUE 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 この属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* IOB = "{TRUE FALSE}" *) Verilog の構文例 // Place the register connected to ACK in the input logic site (* IOB = "TRUE" *) input ACK, その他の Verilog の構文例 IOB 属性は 最上位ポートに接続されたインスタンシエート済みまたは推論済みレジスタに配置できます Place the register connected to ACK in the input logic site. input ACK; (* IOB = TRUE *) reg ack_reg = 1 b0; CLK) ack_reg = 1 b0; プロパティリファレンスガイド japan.xilinx.com 37

38 IOB VHDL 構文 この属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute IOB : string; VHDL 属性は次のように指定します attribute IOB of <port_name>: signal is "{TRUE FALSE}"; port_name は最上位出力ポートです VHDL の構文例 ACK : in std_logic; attribute IOB : string; -- Place the register connected to ACK in the input logic site attribute IOB of ACK: signal is "TRUE"; その他の VHDL の構文例 IOB 属性は 最上位ポートに接続されたインスタンシエート済みまたは推論済みレジスタに配置できます 入力ロジックサイトの ACK に接続されたレジスタを配置します XDC 構文 set_property IOB value [get_ports port_name] value は TRUE または FALSE です XDC の構文例 # Place the register connected to ACK in the input logic site set_property IOB TRUE [get_ports ACK] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 place_design プロパティリファレンスガイド japan.xilinx.com 38

39 IODELAY_GROUP IODELAY_GROUP IODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY および ODELAY インスタンスと一緒のグループにし 配置および複製が適切に行われるようにします IODELAY_GROUP と HIODELAY_GROUP の相違点 IODELAY_GROUP では異なる階層のエレメントを一緒のグループにできます IODELAY_GROUP を使用すると 異なる階層にある I/O 遅延コンポーネントを一緒のグループにできます アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) 値 IDELAY ODELAY または IDELAYCTRL インスタンス 指定したグループ名 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性は IDELAY ODELAY または IDELAYCTRL のインスタンシエーション直前に配置します (* IODELAY_GROUP = "value" *) Verilog の構文例 // Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL // IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control // Virtex-7 // Xilinx HDL Language Template, version (* IODELAY_GROUP = DDR_INTERFACE *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL IDELAYCTRL DDR_IDELAYCTRL_inst (.RDY(), // 1-bit output:ready output.refclk(refclk), // 1-bit input:reference clock input.rst(1 b0) // 1-bit input:active high reset input ); // End of DDR_IDELAYCTRL_inst instantiation プロパティリファレンスガイド japan.xilinx.com 39

40 IODELAY_GROUP VHDL 構文 VHDL 属性は次のように宣言します attribute IODELAY_GROUP : string; インスタンシエート済みインスタンスの場合は 次のように指定します attribute IODELAY_GROUP of instance_name : label is "group_name"; instance_name はインスタンシエート済みの IDELAY ODELAY または IDELAYCTRL のインスタンス名です VHDL の構文例 // Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL attribute IODELAY_GROUP :STRING; attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE"; begin -- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version DDR_IDELAYCTRL_inst :IDELAYCTRL port map ( XDC 構文 RDY => open, -- 1-bit output:ready output REFCLK => REFCLK, -- 1-bit input:reference clock input RST => bit input:active high reset input ); -- End of DDR_IDELAYCTRL_inst instantiation set_property IODELAY_GROUP group_name [get_cells instance_name] instance_name は IDELAY ODELAY または IDELAYCTRL のインスタンス名です XDC の構文例 # Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL set_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 place_design プロパティリファレンスガイド japan.xilinx.com 40

41 IODELAY_GROUP 関連項目 HIODELAY_GROUP 7 シリーズライブラリガイド (HDL 用 ) (UG768) IDELAYCTRL IDELAYE2 ODELAYE2 ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 41

42 IOSTANDARD IOSTANDARD IOSTANDARD では 入力 出力 または双方向ポートをコンフィギュレーションするのに どのプログラマブル I./O 規格を使用するかを指定します ビットストリームを作成するには IOSTANDARD をすべてのポートに指定する必要があります アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ポート (get_ports) すべてのポート セル (get_cells) 値 I/O バッファー (IBUF OBUF IOBUF) 有効な I/O 規格 有効な値については デバイスの SelectIO リソースユーザーガイド を参照してください ヒント : 参考資料については 付録 A その他のリソース を参照してください 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 I/O バッファーを推論する際にこの属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* IOSTANDARD = "value" *) Verilog の構文例 // Sets the I/O Standard on the STATUS output to LVCMOS12 (* IOSTANDARD = "LVCMOS12" *) output STATUS, その他の Verilog の構文例 I/O バッファーがインスタンシエートされる場合 インスタンシエート済み出力バッファーに IOSTANDARD パラメーターを割り当てると IOSTANDARD を設定できます プロパティリファレンスガイド japan.xilinx.com 42

43 IOSTANDARD 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください 次の例では LVCMOS12 への STATUS 出力の I/O 規格を設定しています // OBUF:Single-ended Output Buffer // Virtex-7 // Xilinx HDL Language Template, version OBUF #(.DRIVE(12), // Specify the output drive strength.iostandard("lvcmos12"), // Specify the output I/O standard.slew("slow") // Specify the output slew rate ) status_obuf (.O(STATUS), // Buffer output (connect directly to top-level port).i(status_int) // Buffer input ); // End of status_obuf instantiation VHDL 構文 I/O バッファーを推論する際にこの属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute IOSTANDARD : string; VHDL 属性は次のように指定します attribute IOSTANDARD of <port_name>: signal is "<standard>"; port_name は最上位出力ポートです VHDL の構文例 STATUS : out std_logic; attribute IOSTANDARD : string; -- Sets the I/O Standard on the STATUS output to LVCMOS12 attribute IOSTANDARD of STATUS: signal is "LVCMOS12"; その他の VHDL の構文例 I/O バッファーがインスタンシエートされたときに IOSTANDARD を設定するには インスタンシエート済み I/O バッファーに IOSTANDARD ジェネリックを割り当てます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください 次の例では LVCMOS12 への STATUS 出力の I/O 規格を設定しています -- OBUF:Single-ended Output Buffer -- Virtex-7 プロパティリファレンスガイド japan.xilinx.com 43

44 IOSTANDARD -- Xilinx HDL Language Template, version status_obuf :OBUF generic map ( DRIVE => 12, IOSTANDARD => "LVCMOS12", SLEW => "SLOW") port map ( O => STATUS, -- Buffer output (connect directly to top-level port) I => status_int -- Buffer input ); -- End of status_obuf instantiation XDC 構文 set_property IOSTANDARD value [get_ports port_name] port_name は最上位ポートです XDC の構文例 # Sets the I/O Standard on the STATUS output to LVCMOS12 set_property IOSTANDARD LVCMOS12 [get_ports STATUS] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 I/O 配置 ノイズのレポート 消費電力のレポート DRC のレポート place_design 関連項目 7 シリーズライブラリガイド (HDL 用 ) (UG768) OBUF OBUFT IOBUF IOBUF_DCIEN IOBUF_INTERM_DISABLE 有効な値については デバイスの SelectIO リソースユーザーガイド を参照してください ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 44

45 KEEP_HIERARCHY KEEP_HIERARCHY KEEP_HIERARCHY は ユーザー階層の維持を指定するもので これにより最適化がバウンダリを超えて実行されないようになります これでフロアプラン 解析 デバッグがしやすくなりますが 最適化が抑止されるので デザインが大きく 遅くなってしまうことがあります 推奨 : 悪影響の出ないようにするには KEEP_HIERARCHY が適用されているモジュールインスタンスの出力すべてにレジスタを付けます この属性は 合成前に適用すると最も効果的です アーキテクチャサポート すべて 適用可能エレメント セル (get_cells) 値 ユーザー定義のインスタンス FALSE ( デフォルト ) 階層を超えて最適化されます TRUE 構文 最適化が階層バウンダリを超えないようになり 階層が保持されます 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します (* KEEP_HIERARCHY = "{TRUE FALSE}" *) Verilog の構文例 // Preserve the hierarchy of instance CLK1_rst_sync (* KEEP_HIERARCHY = "TRUE" *) reset_sync #(.STAGES(5) ) CLK1_rst_sync (.RST_IN(RST ~LOCKED),.CLK(clk1_100mhz),.RST_OUT(rst_clk1) ); プロパティリファレンスガイド japan.xilinx.com 45

46 KEEP_HIERARCHY VHDL 構文 VHDL 属性は次のように宣言します attribute KEEP_HIERARCHY : string; VHDL 属性は次のように指定します attribute KEEP_HIERACHRY of name: label is "{TRUE FALSE}"; name はユーザー定義のインスタンスの名前です VHDL の構文例 attribute KEEP_HIERARCHY : string; -- Preserve the hierarchy of instance CLK1_rst_sync attribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE"; CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 ); XDC 構文 set_property KEEP_HIERARCHY {TRUE FALSE} [get_cells instance_name] instance_name はレジスタインスタンスです XDC の構文例 # Preserve the hierarchy of instance CLK1_rst_sync set_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync] 影響のある処理 synth_design opt_design phys_opt_design floorplanning プロパティリファレンスガイド japan.xilinx.com 46

47 LOC LOC LOC では デバイス内のプリミティブコンポーネントの特定の配置を指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) 値 プリミティブセルすべて サイト名 (SLICE_X15Y14 または RAMB18_X6Y9 など ) 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性はコンポーネントのインスタンシエーション直前に配置します Verilog 属性は reg が 1 つのデバイスサイトに配置できる場合は 推論済みレジスタの SRL または LUTRAM の reg 宣言前にも配置できます (* LOC = "site_name" *) // Designates placed_reg to be placed in Slice site SLICE_X0Y0 (* LOC = "SLICE_X0Y0" *) reg placed_reg; VHDL 構文 VHDL 属性は次のように宣言します attribute LOC : string; インスタンシエート済みインスタンスの場合は 次のように指定します attribute LOC of instance_name : label is "site_name"; instance_name はインスタンシエート済みプリミティブのインスタンス名です VHDL の構文例 -- Designates instantiated register instance placed_reg to be placed -- in Slice site SLICE_X0Y0 attribute LOC of placed_reg : label is "SLICE_X0Y0"; プロパティリファレンスガイド japan.xilinx.com 47

48 LOC 推論済みインスタンスの場合 VHDL 属性は次のように指定します attribute LOC of signal_name : signal is "site_name"; signal_name は 1 つのサイトに配置可能な推論済みプリミティブの信号名です VHDL の構文例 -- Designates inferred register placed_reg to be placed in Slice site SLICE_X0Y0 attribute LOC of placed_reg : signal is "SLICE_X0Y0"; XDC 構文 set_property LOC site_name [get_cells instance_name] instance_name はプリミティブインスタンスです XDC の構文例 # Designates placed_reg to be placed in Slice site SLICE_X0Y0 set_property LOC SLICE_X0Y0 [get_cells placed_reg] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 デザインのフロアプラン place_design 関連項目 BEL PACKAGE_PIN プロパティリファレンスガイド japan.xilinx.com 48

49 LUTNM LUTNM LUTNM では 互換性のある入力を含む 2 つの LUT5 SRL16 または LUTRAM コンポーネントを同じ LUT6 サイトに配置するよう指定できます LUTNM はペアで指定する必要があり 2 つ共が同じグループ名で互換性のあるインスタンスタイプである必要があります LUTNM と HLUTNM の相違点 LUTNM は 別のユーザー階層にある 2 つの LUTNM コンポーネントを統合するために使用できます 同じユーザー階層にある 2 つの LUT コンポーネントを一緒のグループにする場合は HLUTNM を使用します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント セル (get_cells) LUT (LUT1 LUT2 LUT3 LUT4 LUT5) SRL (SRL16E) LUTRAM (RAM32X1D RAM32X1S) 値 一意のグループ名 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性は LUT のインスタンシエーション直前に配置します Verilog 属性は 同じ論理階層のペアで使用する必要があります (* LUTNM = "group_name" *) Verilog の構文例 // Designates state0_inst to be placed in same LUT6 as state1_inst // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version (* LUTNM = "LUT_group1" *) LUT5 #(.INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst (.O(state_out[0]), // LUT general outpu プロパティリファレンスガイド japan.xilinx.com 49

50 LUTNM VHDL 構文.I0(state_in[0]), // LUT input.i1(state_in[1]), // LUT input.i2(state_in[2]), // LUT input.i3(state_in[3]), // LUT input.i4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5:5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version (* LUTNM = "LUT_group1" *) LUT5 #(.INIT(32'h ) // Specify LUT Contents ) state1_inst (.O(state_out[1]), // LUT general output.i0(state_in[0]), // LUT input.i1(state_in[1]), // LUT input.i2(state_in[2]), // LUT input.i3(state_in[3]), // LUT input.i4(state_in[4]) // LUT input ); // End of state1_inst instantiation VHDL 属性は次のように宣言します attribute LUTNM : string; インスタンシエート済みインスタンスの場合は 次のように指定します attribute IODELAY_GROUP of instance_name : label is "group_name"; instance_name は LUT1 LUT2 LUT3 LUT4 LUT5 SRL16 または LUTRAM インスタンスです VHDL 属性は 同じ論理階層のペアで使用する必要があります VHDL の構文例 -- Designates state0_inst to be placed in same LUT6 as state1_inst attribute LUTNM : string; attribute LUTNM of state0_inst : label is "LUT_group1"; attribute LUTNM of state1_inst : label is "LUT_group1"; begin -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version state0_inst :LUT5 generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6) プロパティリファレンスガイド japan.xilinx.com 50

51 LUTNM XDC 構文 -- Virtex-7 -- Xilinx HDL Language Template, version State1_inst :LUT5 generic map ( INIT => X" ") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation set_property LUTNM group_name [get_cells instance_name] instance_name は LUT1 LUT2 LUT3 LUT4 LUT5 SRL16 または LUTRAM インスタンスです XDC の構文例 # Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst set_property LUTNM LUT_group1 [get_cells U1/state0_inst] set_property LUTNM LUT_group1 [get_cells U2/state1_inst] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 place_design 関連項目 HLUTNM プロパティリファレンスガイド japan.xilinx.com 51

52 MARK_DEBUG MARK_DEBUG MARK_DEBUG を使用すると ChipScope ツールを使用してネットをデバッグする必要があることが指定できます これにより その信号に対して実行されていた可能性のある最適化が実行されない可能性がありますが FPGA 操作中にこの信号の値を後で観察しやすくなります アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ネット (get_nets) 値 内部配列にアクセス可能なネットすべて注記 : 専用接続を持つネットやデバッグ目的で視覚化ができないようになっているネットもあります TRUE FALSE 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 この属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* MARK_DEBUG = "{TRUE FALSE}" *) Verilog の構文例 // Marks an internal wire for ChipScope debug (* MARK_DEBUG = "TRUE" *) wire debug_wire, VHDL 構文 この属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute MARK_DEBUG : string; VHDL 属性は次のように指定します attribute MARK_DEBUG of signal_name : signal is {TRUE FALSE} ; signal_name は内部信号です プロパティリファレンスガイド japan.xilinx.com 52

53 MARK_DEBUG VHDL の構文例 signal debug_wire : std_logic; attribute MARK_DEBUG : string; -- Marks an internal wire for ChipScope debug attribute MARK_DEBUG of debug_wire : signal is TRUE ; XDC 構文 set_property MARK_DEBUG value [get_nets net_name] net_name は信号名です XDC の構文例 # Marks an internal wire for ChipScope debug set_property MARK_DEBUG TRUE [get_nets debug_wire] 影響のある処理 place_design ChipScope 関連項目 DONT_TOUCH プロパティリファレンスガイド japan.xilinx.com 53

54 PACKAGE_PIN PACKAGE_PIN PACKAGE_PIN では 論理デザインの最上位ポートの特定配置をデバイスの物理パッケージピンに指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ポート (get_ports) 値 最上位ポート パッケージピン名 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 Verilog 属性をポート宣言の直前に配置します (* PACKAGE_PIN = "pin_name" *) Verilog の構文例 // Designates port CLK to be placed on pin B26 (* PACKAGE_PIN = "B26" *) input CLK; VHDL 構文 VHDL 属性は次のように宣言します attribute PACKAGE_PIN : string; VHDL 属性は次のように指定します attribute PACKAGE_PIN of port_name : signal is "pin_name"; VHDL の構文例 -- Designates CLK to be placed on pin B26 attribute PACKAGE_PIN of CLK : signal is "B26"; プロパティリファレンスガイド japan.xilinx.com 54

55 PACKAGE_PIN XDC 構文 set_property PACKAGE_PIN pin_name [get_ports port_name] XDC の構文例 # Designates CLK to be placed on pin B26 set_property PACKAGE_PIN B26 [get_ports CLK] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 ピン配置 place_design 関連項目 LOC プロパティリファレンスガイド japan.xilinx.com 55

56 PROHIBIT PROHIBIT PROHIBIT では 配置に使用できないピンまたはサイトを指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント サイト (get_sites) BEL (get_bels) 値 1 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 該当なし VHDL 構文 該当なし XDC 構文 set_property PROHIBIT 1 [get_sites site] XDC の構文例 # Prohibit the use of package pin Y32 set_property prohibit 1 [get_sites Y32] 影響のある処理 I/O 配置 place_design プロパティリファレンスガイド japan.xilinx.com 56

57 SLEW SLEW SLEW は プログラマブル出力スルーレートをサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し 出力バッファーのスルーレートを指定します アーキテクチャサポート すべてのアーキテクチャ 適用可能エレメント ポート (get_ports) 接続された出力ポートまたは双方向ポート セル (get_cells) 値 出力バッファー ( すべての OBUF) SLOW ( デフォルト ) FAST 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 I/O バッファーを推論する際にこの属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* DRIVE = "{SLOW FAST}" *) Verilog の構文例 // Sets the Slew rate to be FAST (* SLEW = "FAST" *) output FAST_DATA, その他の Verilog の構文例 出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには インスタンシエート済み出力バッファーに SLEW パラメーターを割り当てます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 57

58 SLEW 次の例では fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています // OBUF:Single-ended Output Buffer // Virtex-7 // Xilinx HDL Language Template, version OBUF #(.DRIVE(12), // Specify the output drive strength.iostandard("default"), // Specify the output I/O standard.slew("fast") // Specify the output slew rate ) fast_data_obuf (.O(FAST_DATA), // Buffer output (connect directly to top-level port).i(fast_data_int) // Buffer input ); // End of fast_data_obuf instantiation VHDL 構文 I/O バッファーを推論する際にこの属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute SLEW : string; VHDL 属性は次のように指定します attribute SLEW of port_name : signal is value; port_name は最上位出力ポートです VHDL の構文例 FAST_DATA : out std_logic; attribute SLEW : string; -- Sets the Slew rate to be FAST attribute SLEW of STATUS : signal is FAST ; その他の VHDL の構文例 出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには インスタンシエート済み出力バッファーに SLEW ジェネリックを割り当てます 推奨 : 言語テンプレートまたは 7 シリーズライブラリガイド (HDL 用 ) (UG768) からのインスタンシエーションテンプレートを使用して 適切な構文を指定してください ヒント : 参考資料については 付録 A その他のリソース を参照してください 次の例では fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています -- OBUF:Single-ended Output Buffer -- Virtex-7 -- Xilinx HDL Language Template, version Fast_data_obuf :OBUF generic map ( DRIVE => 12, IOSTANDARD => "DEFAULT", SLEW => "FAST") port map ( プロパティリファレンスガイド japan.xilinx.com 58

59 SLEW O => FAST_DATA, -- Buffer output (connect directly to top-level port) I => fast_data_int -- Buffer input ); -- End of fast_data_obuf instantiation XDC 構文 set_property SLEW value [get_ports port_name] port_name は出力または双方向ポートです XDC の構文例 # Sets the Slew rate to be FAST set_property SLEW FAST [get_ports FAST_DATA] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 I/O 配置 ノイズのレポート 消費電力のレポート 関連項目 7 シリーズライブラリガイド (HDL 用 ) (UG768) OBUF OBUFT IOBUF IOBUF_DCIEN IOBUF_INTERM_DISABLE ヒント : 参考資料については 付録 A その他のリソース を参照してください プロパティリファレンスガイド japan.xilinx.com 59

60 VCCAUX_IO VCCAUX_IO VCCAUXIO では 指定した I/O の VCCAUX_IO レールの動作電圧を指定します アーキテクチャサポート すべてのアーキテクチャ (High Performance (HP) バンクの I/O のみ ) 適用可能エレメント ポート (get_ports) セル (get_cells) 値 I/O バッファー DONTCARE ( デフォルト ) NORMAL HIGH 構文 重要 : 構文またはコード例をコピーしてコードに直接貼り付ける前に 概要 の PDF 資料からの構文およびコード例のコピー を参照してください Verilog 構文 この属性を設定するには 適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します (* VCCAUXIO = "{DONTCARE NORMAL HIGH}" *) Verilog の構文例 // Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O (* VCCAUX_IO = "HIGH" *) input ACT3, VHDL 構文 この属性を設定するには 適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します VHDL 属性は次のように宣言します attribute VCCAUX_IO : string; VHDL 属性は次のように指定します attribute VCCAUX_IO of port_name : signal is value; port_name は最上位ポートです プロパティリファレンスガイド japan.xilinx.com 60

61 VCCAUX_IO VHDL の構文例 ACT3 : in std_logic; attribute VCCAUX_IO : string; -- Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O attribute VCCAUX_IO of ACT3 : signal is HIGH ; XDC 構文 set_property VCCAUX_IO value [get_ports port_name] port_name は最上位ポートです XDC の構文例 # Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O set_property VCCAUX_IO HIGH [get_ports ACT3] このプロパティが HDL コードと XDC の両方で設定されている場合 XDC プロパティの方が優先されます 影響のある処理 I/O 配置 place_design 消費電力のレポート プロパティリファレンスガイド japan.xilinx.com 61

62 付録 A その他のリソース ザイリンクスリソース アンサー 資料 ダウンロード フォーラムなどのサポートリソースは 次のザイリンクスサポートサイトを参照してください ザイリンクス資料で使用される用語集は 次を参照してください ソリューションセンター デバイス ツール IP のサポートについては ザイリンクスソリューションセンターを参照してください トピックには デザインアシスタント アドバイザリ トラブルシュートヒントなどが含まれます リファレンス 次の資料は 本書を補足するためのものです Vivado Design Suite 資料ページ : プロパティリファレンスガイド japan.xilinx.com 62